しかしながら、MOSFETの素材としてSiCを採用した場合、上述のDMOS構造を有するSi系MOSFETの構成をそのまま採用し、DMOS構造を有するSiC系MOSFET(ドリフト層等がSiC(炭化珪素)からなるMOSFET)を構成することは、以下に説明するように困難である。
図13は、DMOS構造を有する従来のSiC系MOSFETの一例を示す概略断面図である。図13を参照して、DMOS構造を有するSiC系MOSFETの一例について説明する。
図13を参照して、従来のSiC系MOSFET100は、n+SiC基板110と、n−SiC層120と、一対のpウェル121と、一対のn+ソース領域122と、一対のp+領域123とを備えている。n+SiC基板110は、SiCからなり、高濃度のn型不純物(導電型がn型である不純物)を含んでいる。n−SiC層120は、n+基板110の一方の主面上に形成され、n型不純物を含んでいる。一対のpウェル121は、n−SiC層120において、n+SiC基板110側の主面である第1の主面120Aとは反対側の主面である第2の主面120Bを含むように形成され、p型不純物(導電型がp型である不純物)を含んでいる。一対のn+ソース領域122は、第2の主面120Bを含み、かつpウェル121に取り囲まれるように一対のpウェル121のそれぞれの内部に形成され、高濃度のn型不純物を含んでいる。一対のp+領域123は、一対のn+ソース領域122のうち一方のn+ソース領域122から見て他方のn+ソース領域122の側とは反対側のそれぞれに第2の主面120Bを含むように形成され、高濃度のp型不純物を含んでいる。
さらに、図13を参照して、SiC系MOSFET100は、ゲート酸化膜130と、ゲート電極140と、層間絶縁膜150と、ソース電極160と、ドレイン電極170とを備えている。ゲート酸化膜130は、第2の主面120Bに接触するようにn−SiC層120上に形成され、絶縁体からなっている。ゲート電極140は、ゲート酸化膜130に接触するようにゲート酸化膜130上に形成され、導電体からなっている。層間絶縁膜150は、第2の主面120B上にゲート電極140を取り囲むように形成され、絶縁体からなっている。ソース電極160は、第2の主面120B上において、層間絶縁膜150を取り囲み、n+ソース領域122およびp+領域123の上部表面上にまで延在するとともに、n+ソース領域122と電気的に接続されており、導電体からなっている。ドレイン電極170は、n+SiC基板110においてn−SiC層120が形成される側とは反対側の主面に接触して形成され、導電体からなっている。
次に、SiC系MOSFET100の動作について説明する。図13を参照して、ゲート電極140の電圧が0Vの状態すなわちオフ状態では、ゲート酸化膜130の直下に位置するpウェル121とn−SiC層120との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極140に正の電圧を印加していくと、pウェル121のゲート酸化膜130と接触する付近であるチャネル領域129において、反転層が形成される。その結果、n+ソース領域122とn−SiC層120とが電気的に接続され、ソース電極160とドレイン電極170との間に電流が流れる。
ここで、図13を参照して、チャネル領域129のゲート電極140に沿った長さであるチャネル長Lは、上述のように動作するSiC系MOSFET100のデバイス特性に大きく影響する。
しかし、SiC系MOSFET100においては、上述のSi系MOSFETの場合とは異なり、p型不純物としてSiC層中に添加されるB、Al(アルミニウム)や、n型不純物としてSiC層中に添加されるN(窒素)、P(リン)などの元素のSiC中における拡散係数は非常に小さい。そのため、SiC系MOSFET100においては、SiC層中にp型不純物とn型不純物とを同時に拡散させ、その拡散係数の差を利用してチャネル領域を形成することは困難である。また、SiC層中に導入されるB、Alなどのp型不純物を活性化させるための加熱(活性化アニール)の温度は1800℃程度必要であるのに対し、ゲート電極の素材として一般的なポリシリコンの融点は1500℃程度である。そのため、上述のSi系MOSFETの場合のように、ゲート電極をマスクとして用いてp型不純物をイオン注入する自己整合プロセスを採用した場合、不純物導入後の活性化アニールが困難となる。
そのため、DMOS構造を有するSiC系MOSFETは、レジストや酸化膜などをマスクとして用いたイオン注入やCVD(Chemical Vapor Deposition;化学気相蒸着法)などが実施されて、チャネル領域やゲート電極などが形成される。その結果、Si系MOSFETの場合に比べて製造工程が煩雑なるとともに、チャネル領域やゲート電極などを形成する際のマスクの位置合わせの精度が、チャネル長や、ゲート電極に対するチャネル領域の位置の精度にそのまま影響する。そのため、DMOS構造を有するSiC系MOSFETにおいては、製造工程の煩雑化に起因して製造コストが上昇するとともに、マスクの位置合わせのばらつきに起因したデバイス特性のばらつきが問題となる。
そこで、本発明の目的は、製造コストを抑制しつつ、デバイス特性のばらつきを抑制可能なSiC系酸化膜電界効果トランジスタおよびその製造方法を提供することである。
本発明に従った酸化膜電界効果トランジスタは、第1導電型のSiC基板と、SiC基板上に形成された第1導電型のSiC層と、第1導電型とは導電型の異なる第2導電型の第2導電型領域と、一対の高濃度第1導電型領域と、絶縁層と、電極とを備えている。第2導電型領域は、SiC層において、SiC基板側の主面である第1の主面とは反対側の主面である第2の主面を含むようにイオン注入により形成されている。高濃度第1導電型領域は、第2導電型領域の内部に位置するチャネル領域を挟んで互いに対向するように、SiC層の第2の主面を含む領域に形成され、SiC層よりも高濃度の第1導電型の不純物を含んでいる。絶縁層は、第2の主面に接触するようにSiC層上に形成され、絶縁体からなっている。電極は、絶縁層に接触するようにチャネル領域上の絶縁層上に形成され、導電体からなっている。
そして、高濃度第1導電型領域は、第2導電型領域の中に配置される第1の高濃度第1導電型領域と、第2導電型領域の内部から第2導電型領域の外部にまで延在するように配置される第2の高濃度第1導電型領域とを含み、第1の高濃度第1導電型領域および第2の高濃度第1導電型領域は、上記電極がマスクとして用いられてイオン注入が実施されることにより形成されている。
本発明の酸化膜電界効果トランジスタにおいては、チャネル領域を挟んで第1の高濃度第1導電型領域と第2の高濃度第1導電型領域とが対向している。したがって、チャネル長は、電極に沿った方向における第1の高濃度第1導電型領域と第2の高濃度第1導電型領域との距離により決定される。そのため、第2導電型領域を形成する際のマスキングの位置合わせにばらつきがあり、第2導電型領域の位置や形状に多少のばらつきが生じたとしても、第2導電型領域の内部において第1の高濃度第1導電型領域と第2の高濃度第1導電型領域とが互いに対向している限り、当該ばらつきはチャネル長のばらつきの直接の原因とはならない。
さらに、本発明の酸化膜電界効果トランジスタにおいては、電極の下に形成されたチャネル領域を挟んで第1の上記高濃度第1導電型領域と第2の高濃度第1導電型領域とが互いに対向して配置される。そのため、まず第2導電型領域の形成とその活性化アニールを完了させた上で、上記電極を形成し、その後当該電極をマスクとして用いて第1の高濃度第1導電型領域と第2の高濃度第1導電型領域とを形成することが可能となる。その結果、電極に対する第1の高濃度第1導電型領域および第2の高濃度第1導電型領域の位置が精度よく決定され、当該電極に対するチャネル領域の位置も精度よく制御される(自己整合プロセス)。また、上記電極をマスクとして使用可能であることにより、製造工程の簡略化も可能である。
以上のように、本発明の酸化膜電界効果トランジスタの構成においては、チャネル長のばらつきを抑制可能であるとともに、製造工程を簡略化しつつ、電極に対するチャネル領域の位置も精度よく制御可能である。その結果、本発明の酸化膜電界効果トランジスタによれば、製造コストを抑制しつつ、デバイス特性のばらつきを抑制可能なSiC系酸化膜電界効果トランジスタを提供することができる。
上記酸化膜電界効果トランジスタにおいて好ましくは、電極は、高融点金属または高融点金属の珪化物からなっている。融点の高い素材を電極に採用することにより、電極をマスクとして用いる上記自己整合プロセスの採用が容易となる。さらに、抵抗率の小さい高融点金属または高融点金属の珪化物を電極の素材として採用することにより、酸化膜電界効果トランジスタの高周波特性が向上する。ここで、高融点金属とは、融点が700℃以上の金属であって、たとえばW(タングステン)、Ti(チタン)、Ni(ニッケル)、Mo(モリブデン)、Pt(白金)などをいう。
上記酸化膜電界効果トランジスタにおいて好ましくは、電極は、ポリシリコンからなるポリシリコン層と、高融点金属または高融点金属の珪化物からなる高融点金属層とを有している。これにより、上述の場合と同様に、自己整合プロセスの採用が容易となるとともに、酸化膜電界効果トランジスタの高周波特性が向上する。さらに、このような多層(2層)構造の電極を採用することにより、電極の素材の組合せを適切に選択し、酸化膜電界効果トランジスタの閾値電圧を調整することが可能となる。なお、高融点金属としては、上述の場合と同様にW、Ti、Ni、Mo、Ptなどを採用することができる。
上記酸化膜電界効果トランジスタにおいて好ましくは、上記一対の高濃度第1導電型領域は、第1導電型の不純物としてヒ素(As)およびリン(P)の少なくともいずれか一方を含んでいる。
比較的低い温度での活性化アニールが可能なAsやPを第1導電型の不純物として選択することにより、上記電極をマスクとして高濃度第1導電型領域を形成した場合でも、その後に実施される当該第1導電型の不純物の活性化アニールが容易となる。その結果、酸化膜電界効果トランジスタの製造工程を一層の簡略化することが可能となり、製造コストが一層抑制された酸化膜電界効果トランジスタを提供することができる。
上記酸化膜電界効果トランジスタにおいて好ましくは、SiC層において、上記第2の主面を含むように、第2導電型領域とは離れて形成された第2導電型の他の第2導電型領域と、当該他の第2導電型領域上の絶縁層上に接触して形成され、導電体からなる他の電極をさらに備えている。そして、上記電極と当該他の電極とは、分離して配置されている。
上記構成においては、上記第2導電型領域とは離れて形成された他の第2導電型領域が存在するとともに、電極が上記第2導電型領域上から他の第2導電型領域上にまで延在する単一の電極から構成されるのではなく、上記第2導電型領域上と他の第2導電型領域上とのそれぞれに分離して配置される。その結果、上記第2導電型領域上および他の第2導電型領域上に配置される電極が単一の電極から構成される場合に比べて、電極の帰還容量成分が小さくなり、酸化膜電界効果トランジスタの高周波特性が向上する。
上記酸化膜電界効果トランジスタにおいて好ましくは、上記他の電極は、高融点金属または高融点金属の珪化物からなっている。融点の高い素材を電極に採用することにより、電極をマスクとして用いる上記自己整合プロセスの採用が容易となる。さらに、抵抗率の小さい高融点金属または高融点金属の珪化物を電極の素材として採用することにより、酸化膜電界効果トランジスタの高周波特性が向上する。ここで、高融点金属としては、W、Ti、Ni、Mo、Ptなどを採用することができる。
上記酸化膜電界効果トランジスタにおいて好ましくは、上記他の電極は、ポリシリコンからなるポリシリコン層と、高融点金属または高融点金属の珪化物からなる高融点金属層とを有している。これにより、上述の場合と同様に、自己整合プロセスの採用が容易となるとともに、酸化膜電界効果トランジスタの高周波特性が向上する。さらに、このような多層(2層)構造の電極を採用することにより、電極の素材の組合せを適切に選択し、酸化膜電界効果トランジスタの閾値電圧を調整することが可能となる。なお、高融点金属としては、上述の場合と同様にW、Ti、Ni、Mo、Ptなどを採用することができる。
本発明に従った酸化膜電界効果トランジスタの製造方法は、基板が準備される工程と、SiC層が形成される工程と、第2導電型領域が形成される工程と、絶縁層が形成される工程と、電極が形成される工程と、高濃度第1導電型領域が形成される工程とを備えている。基板が準備される工程では、第1導電型のSiC基板が準備される。SiC層が形成される工程では、SiC基板上に第1導電型のSiC層が形成される。第2導電型領域が形成される工程では、SiC層において、SiC基板側の主面である第1の主面とは反対側の主面である第2の主面を含むように、第1導電型とは導電型の異なる第2導電型の第2導電型領域がイオン注入により形成される。絶縁層が形成される工程では、上記第2の主面に接触するように、SiC層上に、絶縁体からなる絶縁層が形成される。電極が形成される工程では、絶縁層上に、導電体からなる電極が絶縁層に接触するように形成される。高濃度第1導電型領域が形成される工程では、第2導電型領域の内部に位置するチャネル領域を挟んで互いに対向するように、SiC層の第2の主面を含む領域に、SiC層よりも高濃度の第1導電型の不純物を含む一対の高濃度第1導電型領域が形成される。さらに、本発明の酸化膜電界効果トランジスタの製造方法は、上記第2導電型領域が形成される工程よりも後であって、上記電極が形成される工程よりも前に、上記電極の融点よりも高い第1アニール温度に第2導電型領域が加熱される工程と、上記高濃度第1導電型領域が形成される工程よりも後に、第1アニール温度および上記電極の融点よりも低い温度である第2アニール温度に高濃度第1導電型領域が加熱される工程とをさらに備えている。そして、上記第1導電型はn型であり、第2導電型はp型である。
電極が形成される工程では、上記電極は、チャネル領域となるべき領域上に形成される。そして、高濃度第1導電型領域が形成される工程においては、上記電極がマスクとして用いられることにより、第2導電型領域の中に配置される第1の高濃度第1導電型領域と、第2導電型領域の内部から第2導電型領域の外部にまで延在するように配置される第2の高濃度第1導電型領域とが形成される。
本発明の酸化膜電界効果トランジスタの製造方法では、高濃度第1導電型領域が形成される工程において、チャネル領域を挟んで互いに対向する第1の高濃度第1導電型領域と第2の高濃度第1導電型領域とが形成される。したがって、チャネル長は、電極に沿った方向における第1の高濃度第1導電型領域と第2の高濃度第1導電型領域との距離により決定される。そのため、第2導電型領域が形成される工程において第2導電型領域の位置や形状に多少のばらつきが生じたとしても、第2導電型領域の内部において第1の高濃度第1導電型領域と第2の高濃度第1導電型領域とが互いに対向している限り、当該ばらつきはチャネル長のばらつきの直接の原因とはならない。
さらに、本発明の酸化膜電界効果トランジスタの製造方法では、電極が形成される工程において、チャネル領域となるべき領域上に電極が形成される。そして、高濃度第1導電型領域が形成される工程においては、この電極がマスクとして用いられることにより、第1の高濃度第1導電型領域と第2の高濃度第1導電型領域とが形成される。その結果、電極に対する第1の高濃度第1導電型領域および第2の高濃度第1導電型領域の位置が精度よく決定され、当該電極に対するチャネル領域の位置が精度よく制御される(自己整合プロセス)。また、上記電極をマスクとして使用することにより、製造工程の簡略化も可能である。
以上のように、本発明の酸化膜電界効果トランジスタの製造方法においては、チャネル長のばらつきを抑制可能であるとともに、製造工程を簡略化しつつ、電極に対するチャネル領域の位置も精度よく制御可能である。その結果、本発明の酸化膜電界効果トランジスタの製造方法によれば、製造コストを抑制しつつ、デバイス特性のばらつきを抑制したSiC系酸化膜電界効果トランジスタを製造することができる。
上記酸化膜電界効果トランジスタの製造方法は、第2導電型領域が形成される工程よりも後であって、電極が形成される工程よりも前に、第1アニール温度に第2導電型領域が加熱される工程と、高濃度第1導電型領域が形成される工程よりも後に、第1アニール温度および電極の融点よりも低い温度である第2アニール温度に高濃度第1導電型領域が加熱される工程とをさらに備えている。
第2導電型領域に導入された不純物を活性化するために必要なアニール温度(第1アニール温度)が第1導電型領域に導入された不純物を活性化するために必要なアニール温度(第2アニール温度)よりも高い場合、上記工程を採用することにより、上記電極をマスクとして用いた自己整合プロセスによるチャネル領域の決定を容易に実施することができる。
上記酸化膜電界効果トランジスタの製造方法において好ましくは、上記一対の高濃度第1導電型領域が形成される工程では、第1導電型の不純物としてヒ素およびリンの少なくともいずれか一方を含む高濃度第1導電型領域が形成される。
比較的低い温度での活性化アニールが可能なAsやPを第1導電型の不純物として選択することにより、上記電極をマスクとして高濃度第1導電型領域を形成した後、当該領域の第1導電型の不純物をアニールにより活性化させることが容易となる。その結果、酸化膜電界効果トランジスタの製造工程を一層簡略化することができる。
以上の説明から明らかなように、本発明の酸化膜電界効果トランジスタおよびその製造方法によれば、製造コストを抑制しつつ、デバイス特性のばらつきを抑制可能なSiC系酸化膜電界効果トランジスタおよびその製造方法を提供することができる。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
(実施の形態1)
図1は、本発明の一実施の形態である実施の形態1におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。図1を参照して、実施の形態1におけるDMOS構造を有するSiC系MOSFET(酸化膜電界効果トランジスタ)について説明する。
図1を参照して、MOSFET1は、導電型がn型(第1導電型)であるn+SiC基板10と、n−SiC層20と、一対のpウェル21と、n+ソース領域22と、一対のp+領域23とを備えている。n+SiC基板10は、SiCからなり、高濃度のn型不純物(導電型がn型である不純物)を含んでいる。n+SiC基板10に含まれるn型不純物は、たとえばNであり、1×1019/cm3程度の高い濃度で含まれている。また、n+SiC基板10の厚みは、たとえば400μm程度である。
n−SiC層20は、n+SiC基板10の一方の主面上に形成され、n型不純物を含むことにより導電型がn型となっている。n−SiC層20に含まれるn型不純物は、たとえばNであり、n+SiC基板10に含まれるn型不純物よりも低い濃度、たとえば5×1015/cm3程度の濃度で含まれている。また、n−SiC層20の厚みは、n+SiC基板10の厚みより小さく、たとえば14μm程度である。
一対のpウェル21は、一方のpウェル211と他方のpウェル212とを含んでいる。そして、一方のpウェル211と他方のpウェル212とは、n−SiC層20において、n+SiC基板10側の主面である第1の主面20Aとは反対側の主面である第2の主面20Bを含むように互いに分離して形成され、p型不純物(導電型がp型である不純物)を含むことにより、導電型がp型(第2導電型)となっている。pウェル21に含まれるp型不純物は、たとえばAl、Bなどであり、n−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1016/cm3程度の濃度で含まれている。また、pウェル21の厚みは、n−SiC層20の厚みより小さく、たとえば1.5μm程度である。
n+ソース領域22は、一対のpウェル21の内部のそれぞれに形成された一対の第1n+ソース領域221と、当該一対の第1n+ソース領域221の間に形成された第2n+ソース領域222とを含んでいる。第2n+ソース領域222は、第2の主面20Bに沿った方向において、一方のpウェル211の内部から他方のpウェル212の内部にまで延在するように、かつ第2の主面20Bを含むように形成されている。一対の第1n+ソース領域221は、第2の主面20Bを含み、かつpウェル21に取り囲まれるように一対のpウェル21のそれぞれの内部に形成されている。そして、一対の第1n+ソース領域221と第2n+ソース領域222とは、一方のpウェル211の内部および他方のpウェル212の内部にそれぞれ位置するチャネル領域29を挟んで互いに対向している。
第1n+ソース領域221および第2n+ソース領域222は、n型不純物、たとえばP、Asなどをn−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1019/cm3程度の濃度で含んでいる。また、第1n+ソース領域221および第2n+ソース領域222の厚みはpウェル21の厚みより小さく、たとえば0.3μm程度である。
一対のp+領域23は、一対の第1n+ソース領域221のうち一方の第1n+ソース領域221から見て他方の第1n+ソース領域221および第2n+ソース領域222の側とは反対側のそれぞれに、第2の主面20Bを含むように形成されている。p+領域23は、p型不純物、たとえばAlなどをn−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1019/cm3程度の濃度で含んでいる。また、p+領域23の厚みは、第1n+ソース領域221および第2n+ソース領域222の厚みとほぼ同等であって、たとえば0.3μm程度である。
さらに、図1を参照して、MOSFET1は、ゲート酸化膜30と、ゲート電極40と、層間絶縁膜50と、ソース電極60と、ドレイン電極70とを備えている。
ゲート酸化膜30は、第2の主面20Bに接触し、かつ一方の第1n+ソース領域221の上部表面から他方の第1n+ソース領域221の上部表面にまで延在するようにn−SiC層20上に形成され、絶縁体であるSiO2(二酸化珪素)からなっている。また、ゲート酸化膜30の厚みは、たとえば50nm程度である。
ゲート電極40は、一方のpウェル211のチャネル領域29上に形成された一方のゲート電極41と、他方のpウェル212のチャネル領域29上に形成された他方のゲート電極42とを含んでいる。ゲート電極40は、ゲート酸化膜30に接触するようにゲート酸化膜30上に形成されている。
さらに、一方のゲート電極41において他方のゲート電極42と対向する側面である第1側面41Aは、一方のpウェル211の内部において第1n+ソース領域221と対向する第2n+ソース領域222の側面である第1側面222Aと同一平面内に形成されている。また、他方のゲート電極42において一方のゲート電極41と対向する側面である第1側面42Aは、他方のpウェル212の内部において第1n+ソース領域221と対向する第2n+ソース領域222の側面である第2側面222Bと同一平面内に形成されている。さらに、一方のゲート電極41の第1側面41Aとは反対側の側面である第2側面41Bは、一方のpウェル211の内部において第2n+ソース領域222と対向する第1n+ソース領域221の側面である第1側面221Aと同一平面内に形成されている。また、他方のゲート電極42の第1側面42Aとは反対側の側面である第2側面42Bは、他方のpウェル212の内部において第2n+ソース領域222と対向する第1n+ソース領域221の側面である第1側面221Aと同一平面内に形成されている。
つまり、一方のゲート電極41および他方のゲート電極42の第1側面41A,42Aおよび第2側面41B,42Bは、互いに対向する第2n+ソース領域222の側面222A,222Bおよび第1n+ソース領域221の側面221A,221Aと同一平面上に形成されている。そのため、第1n+ソース領域221および第2n+ソース領域222は、一方のゲート電極41および他方のゲート電極42をマスクとして用いて、たとえばイオン注入により同時に形成することが可能となっている。
なお、ここで「同一平面」とは、厳密な意味での同一平面であることまでは要求せず、第1n+ソース領域221および第2n+ソース領域222形成後の不純物の拡散等を考慮して、上述のようにゲート電極40をマスクとして用いて第1n+ソース領域221および第2n+ソース領域222を形成可能な程度に近似した平面であればよい。
また、ゲート電極は、ポリシリコン、またはW、Ti、Ni、Mo、Ptなどの高融点金属および/またはこれらの珪化物を素材として採用することができる。
層間絶縁膜50は、第2の主面20B上においてゲート電極40を取り囲み、かつ一方のpウェル211上から他方のpウェル212上にまで延在するように形成され、たとえば絶縁体であるSiO2からなっている。層間絶縁膜50の厚みは、たとえば0.4μm程度である。
ソース電極60は、第2の主面20B上において、層間絶縁膜50を取り囲み、かつn+ソース領域22およびp+領域23の上部表面上にまで延在している。また、ソース電極60は、導電体からなり、n+ソース領域22と電気的に接続されている。ここで、ソース電極60は、一層の導電体からなっていてもよいが、n+ソース領域22に接触する領域にn+ソース領域22とオーミックコンタクト可能な材料、たとえばNi、Tiやこれらの珪化物などからなるオーミックコンタクト電極が配置され、さらに当該オーミックコンタクト電極上にボンディングの容易なAlなどからなるボンディング電極を含む多層(二層)構造となっていてもよい。ソース電極60の厚みは、たとえば2μm以上5μm以下である。
ドレイン電極70は、n+SiC基板10においてn−SiC層20が形成される側とは反対側の主面に接触して形成されている。このドレイン電極70は、たとえばn+SiC基板10上に形成されたn+SiC基板10とオーミックコンタクト可能な材料、具体的にはNi、Tiまたはこれらの珪化物などからなるオーミックコンタクト電極と、当該オーミックコンタクト電極上に形成され、ダイボンドが容易なAg(銀)などからなるボンディング電極とを含む多層(2層)構造を有している。
すなわち、実施の形態1におけるMOSFET1は、第1導電型である導電型がn型のSiC基板であるn+SiC基板10と、n+SiC基板10上に形成された導電型がn型のn−SiC層20と、n−SiC層20において、n+SiC基板10側の主面である第1の主面20Aとは反対側の主面である第2の主面20Bを含むように形成された、第2導電型である導電型がp型のpウェル21とを備えている。さらに、MOSFET1は、pウェル21の内部に位置するチャネル領域29を挟んで互いに対向するように、n−SiC層20の第2の主面20Bを含む領域に形成され、n−SiC層20よりも高濃度のn型不純物を含む一対のn+ソース領域22と、第2の主面20Bに接触するようにn−SiC層20上に形成され、絶縁体からなる絶縁層としてのゲート酸化膜30と、ゲート酸化膜30に接触するようにチャネル領域29上のゲート酸化膜30上に形成され、導電体からなる電極としてのゲート電極40とを備えている。
そして、高濃度第1導電型領域としてのn+ソース領域22は、第2導電型領域としてのpウェル21の中に配置される第1の高濃度第1導電型領域としての第1n+ソース領域221と、pウェル21の内部からpウェル21の外部にまで延在するように配置される第2の高濃度第1導電型領域としての第2n+ソース領域222とを含んでいる。
次に、MOSFET1の動作について説明する。図1を参照して、ゲート電極40の電圧が0Vの状態すなわちオフ状態では、ゲート酸化膜30の直下に位置するpウェル21と第2n+ソース領域222との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極40に正の電圧を印加していくと、pウェル21のゲート酸化膜30と接触する付近であるチャネル領域29において、反転層が形成される。その結果、第1n+ソース領域221と第2n+ソース領域222とが電気的に接続され、ソース電極60とドレイン電極70との間に電流が流れる。
実施の形態1におけるMOSFET1においては、チャネル領域29を挟んで第1n+ソース領域221と第2n+ソース領域222とが対向している。したがって、チャネル長Lは、ゲート電極40の延在方向に沿った方向における第1n+ソース領域221と第2n+ソース領域222との距離により決定される。そのため、pウェル21を形成する際のマスキングの位置合わせにばらつきがあり、pウェル21の位置や形状に多少のばらつきが生じたとしても、pウェル21の内部において第1n+ソース領域221と第2n+ソース領域222とが互いに対向している限り、当該ばらつきはチャネル長Lのばらつきの直接の原因とはならない。
さらに、実施の形態1のMOSFET1においては、ゲート電極40の下に形成されたチャネル領域29を挟んで第1n+ソース領域221と第2n+ソース領域222とが互いに対向して配置される。そのため、まずpウェル21の形成とその活性化アニールを完了させた上で、ゲート電極40を形成し、そのゲート電極40をマスクとして用いて第1n+ソース領域221と第2n+ソース領域222とを同時に形成することが可能となる。その結果、ゲート電極40に対する第1n+ソース領域221および第2n+ソース領域222の位置が精度よく決定され、ゲート電極40に対するチャネル領域29の位置も精度よく制御される(自己整合プロセス)。また、ゲート電極40をマスクとして使用可能であることにより、製造工程の簡略化も可能である。
以上のように、実施の形態1におけるMOSFET1の構成においては、チャネル長Lのばらつきを抑制可能であるとともに、製造工程を簡略化しつつ、ゲート電極40に対するチャネル領域29の位置も精度よく制御可能である。その結果、MOSFET1は、製造コストを抑制しつつ、デバイス特性のばらつきを抑制可能なSiC系MOSFETとなっている。
次に、本発明に従ったMOSFETの製造方法の一実施の形態である実施の形態1におけるMOSFETの製造方法について説明する。図2は、実施の形態1におけるMOSFETの製造方法の概略を示す流れ図である。また、図3、図5、図7、図8、図10および図11は、MOSFETの製造方法を説明するための概略断面図である。また、図4は、p+領域を形成するイオン注入の手順を説明するための図である。また、図6は、pウェルを形成するイオン注入の手順を説明するための図である。また、図9は、n+ソース領域を形成するイオン注入の手順を説明するための図である。図4、図6および図9において、横軸は表面からの距離、縦軸は不純物濃度を示している。また、図4、図6および図9においては、複数回に分けて実施されるイオン注入の各回の注入によって導入される不純物の分布(1st〜8th)、およびそれらを合計した不純物の分布(Total)が表示されている。
図2を参照して、実施の形態1におけるMOSFETの製造方法においては、まず、基板準備工程が実施される。この工程では、第1導電型のSiC基板が準備される。具体的には、図3を参照して、たとえばSiCからなり、400μm程度の厚みを有し、n型不純物であるNを1×1019/cm3程度の高い濃度で含むn+SiC基板10が準備される。
次に、図2を参照して、SiC層形成工程が実施される。この工程では、上記SiC基板上に第1導電型のSiC層が形成される。具体的には、図3を参照して、エピタキシャル成長によりn+SiC基板10上にn−SiC層20が形成される。エピタキシャル成長は、たとえば原料ガスとしてSiH4(シラン)とC3H8(プロパン)との混合ガスを採用し、基板温度1500℃の条件下で、14μm程度の膜厚のエピタキシャル膜を形成するように実施することができる。このとき、n型不純物として、たとえば窒素を導入する。これにより、n+SiC基板10に含まれるn型不純物よりも低い濃度、たとえば5×1015/cm3程度のn型不純物を含むn−SiC層20を形成することができる。
次に、図2を参照して、高濃度第2導電型領域形成工程が実施される。この工程では、SiC層において、SiC基板側の主面である第1の主面とは反対側の主面である第2の主面を含むように、第1導電型とは導電型の異なる第2導電型の高濃度第2導電型領域が形成される。具体的には、図3を参照して、まず、熱酸化(ドライ酸化)が実施されることにより、n−SiC層20において、n+SiC基板10側の主面である第1の主面20Aとは反対側の主面である第2の主面20B上に厚み50nm程度の熱酸化膜91が形成される。さらに、CVDが実施されることにより、熱酸化膜91上にSiO2などからなる厚み2.0μm程度の酸化膜92が形成される。
次に、酸化膜92上にレジストが塗布された後、露光および現像が行なわれ、所望の高濃度第2導電型領域としてのp+領域23の形状に応じた開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、熱酸化膜91および酸化膜92がエッチングされ、所望のp+領域23の形状に応じた開口が熱酸化膜91および酸化膜92に形成される。エッチングは、たとえばCF4(四フッ化炭素)およびCHF3(三フッ化メタン)を用いたRIE(Reactive Ion Etching;反応性イオンエッチング)により実施することができる(Si−RIE)。その後、O2(酸素)を用いたアッシング(O2アッシング)によりレジストが除去された上で、上記Si−RIEによりエッチングされた熱酸化膜91および酸化膜92の領域から露出しているn−SiC層20の表面がドライ酸化されることにより、当該表面に熱酸化膜91が形成される。ドライ酸化は、たとえば1200℃程度の温度で実施され、これにより50nm程度の厚みを有する熱酸化膜91が形成される。
以上の手順で形成されたn−SiC層20上の酸化膜92をマスクとして用いてイオン注入が実施され、一対のp+領域23が形成される。イオン注入は以下のように実施することができる。
p+領域23を形成するための具体的なイオン注入条件を表1に示す。p+領域23を形成するためのp型不純物の導入は、図4および表1に示すように、複数回、たとえば4回のイオン注入により実施することができる。そして、加速電圧およびドーズ量が制御されることにより、図4に示すような所望の不純物分布を有するp+領域23が形成される。イオン注入の際の基板温度は、たとえば1000℃とすることができる。これにより、n−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1019/cm3程度のp型不純物を含み、厚み0.3μm程度のp+領域23が形成される。
次に、図2を参照して、第2導電型領域形成工程が実施される。この工程では、SiC層の第2の主面を含むように、第2導電型の第2導電型領域が、上記高濃度第2導電型領域を含むように形成される。具体的には、図3および図5を参照して、まず、酸化膜92上にレジストが塗布された後、露光および現像が行なわれ、所望の第2導電型領域としてのpウェル21の形状に応じた開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、熱酸化膜91および酸化膜92がエッチングされ、所望のpウェル21の形状に応じた開口が熱酸化膜91および酸化膜92に形成される。エッチングは、たとえばCF4およびCHF3を用いたRIEにより実施することができる(Si−RIE)。
その後、O2アッシングによりレジストが除去された上で、上記Si−RIEによりエッチングされた熱酸化膜91および酸化膜92の領域から露出しているn−SiC層20の表面がドライ酸化されることにより、当該表面に熱酸化膜が形成される。ドライ酸化は、たとえば1200℃程度の温度で実施され、これにより50nm程度の厚みを有する熱酸化膜91が形成される。
以上の手順で形成されたn−SiC層20上の酸化膜92をマスクとして用いてイオン注入が実施され、pウェル21が形成される。イオン注入は以下のように実施することができる。
pウェル21を形成するための具体的なイオン注入条件を表2に示す。pウェル21を形成するためのp型不純物の導入は、図6および表2に示すように、複数回、たとえば8回のイオン注入により実施することができる。より具体的には、表面から近い領域に注入されるイオン種(p型不純物)としてAlが採用され、Alが注入される領域よりも表面から遠い領域に注入されるイオン種としてBが採用される。そして、加速電圧およびドーズ量が制御されることにより、図6に示すような所望の不純物分布を有するpウェル21が形成される。イオン注入の際の基板温度は、たとえば1000℃とすることができる。これにより、n−SiC層20に含まれるn型不純物よりも高く、p+領域23に含まれるp型不純物よりも低い濃度、たとえば2×1016/cm3程度のp型不純物を含み、厚み1.5μm程度の一対のpウェル21(一方のpウェル211および他方のpウェル212)が形成される。一方のpウェル211および他方のpウェル212は、その領域内にそれぞれp+領域23を含むように形成される。
次に、図2を参照して、第1アニール工程が実施される。この工程では、SiC基板、および高濃度第2導電型領域と第2導電型領域とが形成されたSiC層が第1アニール温度に加熱される。具体的には、n+SiC基板10、およびp+領域23とpウェル21とが形成されたn−SiC層20が第1アニール温度、たとえば1800℃に加熱され、30分間程度保持される。これにより、p+領域23およびpウェル21に導入されたp型不純物が活性化する。
次に、図2を参照して、絶縁層形成工程が実施される。この工程では、SiC層の第2の主面に接触するように、SiC層上に、絶縁体からなり、ゲート絶縁膜となるべき絶縁層が形成される。具体的には、図5を参照して、たとえばHF(フッ酸)などを用いたエッチングにより、熱酸化膜91および酸化膜92が除去された後、図7を参照して、n−SiC層20の第2の主面20Bがドライ酸化されることにより、第2の主面20Bにゲート酸化膜30となるべき熱酸化膜91が形成される。ドライ酸化は、たとえば1300℃程度の温度で実施され、これにより50nm程度の厚みを有する熱酸化膜91が形成される。
次に、図2を参照して、電極形成工程が実施される。この工程では、上記絶縁層上に、導電体からなる電極が当該絶縁層に接触するように形成される。具体的には、図7を参照して、まず、熱酸化膜91上に、たとえばPなどの不純物を高濃度に添加したゲート電極40となるべき導電性のポリシリコン膜が、0.5μm程度の厚みに蒸着される。蒸着は、たとえばLPCVD(Low Pressure CVD;低圧化学蒸着)により実施することができる。その後、当該ポリシリコン膜上にレジスト93が塗布された後、露光および現像が行なわれ、所望のゲート電極40の形状に応じた領域以外の領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、ポリシリコン膜がエッチングされ、所望の形状を有するゲート電極40が形成される。エッチングは、たとえばCF4およびCHF3を用いたRIEにより実施することができる(Si−RIE)。
その後、たとえばH2SO4(硫酸)およびH2O2(過酸化水素)が用いられてレジスト93が除去される。これにより、一方のpウェル211および他方のpウェル212のそれぞれの上部表面上に、互いに分離したゲート電極40が形成される。
次に、図2を参照して、高濃度第1導電型領域形成工程が実施される。この工程では、上記第2導電型領域の内部に位置するチャネル領域を挟んで互いに対向するように、SiC層の第2の主面を含む領域に、SiC層よりも高濃度の第1導電型の不純物を含む一対の高濃度第1導電型領域が形成される。具体的には、図8を参照して、まず、n−SiC層20の第2の主面20B上にレジストが塗布された後、露光および現像が行なわれ、p+領域23の形状に応じた領域以外の領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストおよびゲート電極40がマスクとして用いられて、イオン注入が実施され、高濃度第1導電型領域としてのn+ソース領域22が形成される。イオン注入は以下のように実施することができる。
n+ソース領域22を形成するための具体的なイオン注入条件を表3に示す。n+ソース領域22を形成するためのp型不純物の導入は、図9および表3に示すように、複数回、たとえば3回のイオン注入により実施することができる。そして、加速電圧およびドーズ量が制御されることにより、図9に示すような所望の不純物分布を有するn+ソース領域22が形成される。イオン注入の際の基板温度は、たとえば室温とすることができる。これにより、n−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1019/cm3程度のn型不純物(たとえばP)を含み、厚み0.3μm程度のn+ソース領域22(一対の第1n+ソース領域221、および第2n+ソース領域222)が形成される。
このとき、ゲート電極40がマスクとして用いられるため、第1n+ソース領域221と第2n+ソース領域222とに挟まれるpウェル21の領域であるチャネル領域29は、ゲート電極40の直下に形成される。その結果、ゲート電極40に対するチャネル領域29の位置は、精度よく制御される。また、チャネル長Lは、一対の第1n+ソース領域221と第2n+ソース領域222との距離により決定されるため、pウェル21の位置が多少ばらついた場合でも、チャネル長Lは精度よく制御される。
その後、p+領域23上のレジストが、たとえばO2およびCF4を用いたアッシング(雰囲気温度:300℃)により除去される。以上の手順により、高濃度第1導電型領域形成工程が完了する。
次に、図2を参照して、層間絶縁膜形成工程が実施される。この工程では、絶縁体からなる層間絶縁膜が、上記絶縁膜上において電極を取り囲み、かつ一方の第2導電型領域上から他方の第2導電型領域上にまで延在するように形成される。具体的には、図10を参照して、熱酸化膜91およびゲート電極40上に、層間絶縁膜50となるべき絶縁体膜である酸化膜92(たとえばSiO2膜)が蒸着される。蒸着は、たとえば常圧CVD、LPCVD、PCVD(Plasma CVD;プラズマCVD)などにより実施することができる。また、酸化膜92の厚みは、たとえば0.4μm程度とすることができる。
次に、図2を参照して、第2アニール工程が実施される。この工程では、第1アニール温度および上記電極の融点よりも低い温度である第2アニール温度に高濃度第1導電型領域が形成されたSiC層およびSiC基板が加熱される。具体的には、図10を参照して、n+SiC基板10、およびn+ソース領域22が形成されたn−SiC層20が第2アニール温度、たとえば1300℃に加熱され、30分間程度保持される。これにより、n+ソース領域22に導入されたn型不純物が活性化する。ここで、第2アニール温度(1300℃)は、第1アニール温度(1800℃)およびゲート電極40を構成する素材であるポリシリコンの融点(1500℃程度)よりも低い温度となっている。
次に、図2を参照して、ソース電極形成工程が実施される。この工程では、SiC層の第2の主面上において層間絶縁膜を取り囲み、かつ第1の高濃度第1導電型領域および高濃度第2導電型領域の上部表面上にまで延在するとともに、第1の高濃度第1導電型領域と電気的に接続される導電体からなるソース電極が形成される。具体的には、図10および図11を参照して、酸化膜92上にレジストが塗布された後、露光および現像が行なわれ、所望のゲート酸化膜30および層間絶縁膜50の形状に応じた領域以外の領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、熱酸化膜91および酸化膜92がエッチングされ、図11に示すゲート酸化膜30および層間絶縁膜50が形成される。エッチングは、たとえばCF4およびCHF3を用いたRIEにより実施することができる(SiO2−RIE)。
その後、O2アッシングによりレジストが除去された上で、導電体が、n−SiC層20の第2の主面20B上において層間絶縁膜50を取り囲み、かつ第1n+ソース領域221およびp+領域23の上部表面上にまで延在するとともに、第1n+ソース領域221と電気的に接続されるように蒸着されて、ソース電極60が形成される。
ここで、ソース電極60は、一層の導電体からなるように形成されてもよいが、n+ソース領域22に接触する領域にn+ソース領域22とオーミックコンタクト可能なオーミックコンタクト電極が形成され、さらに当該オーミックコンタクト電極上にボンディングの容易なボンディング電極を含むように多層(二層)構造に形成されてもよい。この場合、ソース電極形成工程は以下のように行なうことができる。すなわち、まず、上述のようにゲート酸化膜30および層間絶縁膜50が形成された上で、たとえばオーミックコンタクト電極としてNiからなる電極が第1n+ソース領域221に接触するように形成される。Niからなる電極は、たとえばリフトオフ法により形成することができる。その後、n+SiC基板10、およびNiからなるオーミックコンタクト電極が形成されたn−SiC層20が1000℃に加熱され、10分間保持されることにより、Niがシリサイド化される。さらに、CVD法によりAlが蒸着されてボンディング電極が形成される。
上記工程が実施された後、パッシベーション処理および蒸着によるドレイン電極70の形成等が実施されることにより、図1に示す実施の形態1におけるMOSFETが完成する。
なお、上記実施の形態1におけるMOSFETの製造方法では、ポリシリコンからなるゲート電極40が形成される場合について説明したが、ゲート電極40がW、Ti、Niなどからなる場合、ゲート電極形成工程においてポリシリコンに代えてW、Ti、Niなどを蒸着すればよい。また、ゲート電極40がTi、Niなどのシリサイド(珪化物)からなる場合、これらを蒸着した上で、所定温度に加熱するとによりシリサイド化させればよい。
上記実施の形態1におけるMOSFETの製造方法では、まず、高い活性化アニール温度の必要なp型不純物の導入を行ない、活性化アニールを実施した上で、ゲート電極を形成している。そして、当該ゲート電極をマスクとして用いる自己整合プロセスにより、低い温度で活性化可能なn型不純物を導入し、活性化アニールを実施している。このような工程を採用することにより、実施の形態1におけるMOSFETの製造方法では、チャネル長のばらつきを抑制可能であるとともに、製造工程を簡略化しつつ、電極に対するチャネル領域の位置も精度よく制御することができる。
(実施の形態2)
次に、本発明の実施の形態2について説明する。図12は、本発明の一実施の形態である実施の形態2におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。
図12を参照して、実施の形態2におけるMOSFET1と、図1に基づいて説明した実施の形態1におけるMOSFET1とは基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、ゲート電極40の構成において、実施の形態2におけるMOSFET1は、図1の実施の形態1におけるMOSFET1とは異なっている。
すなわち、図12を参照して、実施の形態2におけるMOSFET1のゲート電極40を構成する一方のゲート電極41および他方のゲート電極42は、それぞれ複数層(2層)構造を有している。より具体的には、一方のゲート電極41および他方のゲート電極42は、それぞれ上部層411,412と下部層421,422とを含んでいる。下部層421,422は、たとえばポリシリコンからなっており、上部層411,412はW、Ti、Niなどの高融点金属またはこれらのシリサイドからなっている。これにより、ゲート電極40の抵抗成分が小さくなり、MOSFET1の高周波特性が向上する。さらに、このような多層(2層)構造のゲート電極40を採用することにより、ゲート電極40の素材の組合せを適切に選択し、MOSFET1の閾値電圧を調整することが可能となる。
なお、実施の形態2のMOSFET1は、ゲート電極形成工程以外の工程において、実施の形態1の場合と同様の製造工程により製造することができる。実施の形態2のゲート電極製造工程は、まず下部層421,422をCVDなどの蒸着等により形成した上で、下部層421,422上に上部層411,412をCVDなどの蒸着等により形成し、必要に応じてこれらを加熱して下部層421,422および上部層411,412の少なくともいずれか一方をシリサイド化(珪化)させることにより実施することができる。
上記実施の形態1および2においては、一対の第2導電型領域が形成される場合において、第2の高濃度第1導電型領域が一方の第2導電型領域から他方の第2導電型領域にまで延在する場合について説明したが、本発明のMOSFETはこれに限られない。一対の第2導電型領域が形成される場合、第2の高濃度第1導電型領域は第2導電型領域の内部から外部にまで延在して形成されていればよく、第2導電型領域の外部において分離して形成されていてもよい。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。