JP6696166B2 - 半導体装置および製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

ＭＯＳ型半導体装置を宇宙または原子力施設等の放射線環境下で使用する場合、放射線が半導体装置に影響を与える場合がある。放射線が半導体装置に与える影響として、ＴＩＤ（Ｔｏｔａｌ Ｉｏｎｉｚｉｎｇ Ｄｏｓｅ）およびＳＥＧＲ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｇａｔｅ Ｒａｐｔｕｒｅ）等が知られている。関連する先行技術文献として、下記の文献がある。
［先行技術文献］
［特許文献］
特許文献１ 特開平６−２４４４２８号公報
特許文献２ 米国特許第７，７９１，１４７号明細書
特許文献３ 米国特許出願公開第２０１４／０１２４８５１号明細書

半導体装置は、ＳＥＧＲ耐量およびＴＩＤ耐量等の放射線耐量が高いことが好ましい。

本発明の第１の態様における半導体装置は、第１の導電型の半導体基板を備える。半導体装置は、第２の導電型を有し、半導体基板の表面側に設けられた第１のボディ領域および第２のボディ領域を有してよい。半導体装置は、第１のボディ領域および第２のボディ領域の間に設けられた、第１の導電型のネック部を有してよい。半導体装置は、第１のボディ領域内に形成された第１のソース領域、および、第２のボディ領域内に形成された第２のソース領域を有してよい。半導体装置は、第１のソース領域およびネック部との間の第１のボディ領域と対向して設けられた第１のゲート電極と、第２のソース領域およびネック部との間の第２のボディ領域と対向して設けられた第２のゲート電極を有してよい。半導体装置は、第１のゲート電極と半導体基板の間、第２のゲート電極と半導体基板の間、および、ネック部の表面側において連続して設けられた絶縁膜を有してよい。

半導体基板の表面において、第１のボディ領域の端部と、第１のゲート電極の端部とが、対向する位置に設けられてよい。半導体基板の表面において、第２のボディ領域の端部と、第２のゲート電極の端部とが、対向する位置に設けられてよい。

第１のボディ領域および第２のボディ領域は、半導体基板の表面における端部よりも、ネック部側に突出する突出部を有してよい。突出部が、それぞれのボディ領域の半導体基板の表面における端部よりもネック部側に突出する長さＡは、下式の範囲であってよい。

ただし、Ｌは第１のゲート電極と第２のゲート電極との距離、Ｋは真空の誘電率、ε_０は半導体基板の比誘電率、ｑは電子の電荷量、Ｎ_Ａはボディ領域およびネック部のうちＰ型の導電型の領域のアクセプタ濃度、Ｎ_Ｄはボディ領域およびネック部のうちＮ型の導電型の領域のドナー濃度、φ_ｂｉはボディ領域およびネック部の間の空乏層で発生するビルトインポテンシャルを示す。

突出部は、半導体基板の表面と、最もネック部側に突出した先端との間において、半導体基板の裏面側に凸形状の窪み部を有してよい。窪み部は、半導体基板の深さ方向における深さと、半導体基板の表面と平行な方向における幅が等しくてよい。ネック部と対向する絶縁膜の少なくとも一部の厚さは、第１のゲート電極および第２のゲート電極と対向する絶縁膜の厚さと異なってよい。

本発明の第２の態様においては、半導体装置の製造方法であって、第１の導電型の半導体基板の表面側に第２の導電型の不純物を注入して、第２の導電型の第１のボディ領域および第２のボディ領域、ならびに、第１のボディ領域および第２のボディ領域の間に設けられた、第１の導電型のネック部を形成する段階と、第１のボディ領域内に第１の導電型の第１のソース領域、および、第２のボディ領域内に第１の導電型の第２のソース領域を形成する段階と、半導体基板の表面に絶縁膜を形成する絶縁膜形成段階と、絶縁膜の表面側に、第１のソース領域およびネック部との間の第１のボディ領域と対向する第１のゲート電極と、第２のソース領域およびネック部との間の第２のボディ領域と対向する第２のゲート電極とを形成する段階と、第１のゲート電極および第２のゲート電極を形成した後に、第１のボディ領域および第２のボディ領域に、半導体基板の表面における端部よりも、ネック部側に突出する突出部を形成する段階とを備える製造方法を提供する。

第１のゲート電極および第２のゲート電極を形成する段階において、それぞれのボディ領域の半導体基板の表面における端部よりも、ボディ領域の内側にそれぞれのゲート電極を形成してよい。

突出部を形成する段階は、半導体基板の表面を酸化する酸化段階を有してよい。酸化段階において、それぞれのゲート電極に覆われていない絶縁膜に、それぞれのゲート電極に覆われていないボディ領域の不純物を吸収させてよい。酸化段階において、第１のボディ領域の端部と第１のゲート電極の端部とが対向する位置となり、且つ、第２のボディ領域の端部と第２のゲート電極の端部とが対向する位置となるまで、それぞれのボディ領域の不純物を絶縁膜に吸収させてよい。

絶縁膜形成段階において、半導体基板の表面を酸化することで絶縁膜を形成してよい。酸化段階における酸化温度は、絶縁膜形成段階における酸化温度より低くてよい。

突出部を形成する段階は、第１のゲート電極および第２のゲート電極をマスクとして、ネック部に第２の導電型のカウンタ不純物を注入するカウンタ不純物注入段階を有してよい。突出部を形成する段階は、カウンタ不純物を注入した後に、半導体基板をアニールするアニール段階を更に有してよい。

第１のゲート電極および第２のゲート電極を形成する段階において、絶縁膜の表面側に導電膜を形成し、導電膜をパターニングして第１のゲート電極および第２のゲート電極を形成し、且つ、当該パターニングにおいてネック部の表面側の絶縁膜をエッチングしてよい。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の一つの実施形態に係る半導体装置１００の一例を示す断面図である。 ボディ領域１２の形状の一例を示す図である。 基板準備段階を示す図である。 マスク形成段階を示す図である。 不純物注入段階を示す図である。 絶縁膜形成段階を示す図である。 ゲート電極形成段階を示す図である。 酸化段階を示す図である。 電極形成段階を示す図である。 突出部３２の長さＡを説明する図である。 突出部３２の形状の一例を示す図である。 ゲート電極形成段階の他の例を示す図である。 半導体装置１００における絶縁膜２８の形状の一例を示す図である。 半導体装置１００の他の構成例を示す図である。 突出部３２を形成する工程の他の例を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す断面図である。半導体装置１００は、半導体基板１０、第１のゲート電極３０−１、第２のゲート電極３０−２、絶縁膜２８、層間絶縁部２７、ソース電極２６、および、ドレイン電極２４を備える。

半導体基板１０は、第１の導電型を有する。本例においては、第１の導電型をＮ型、第２の導電型をＰ型として説明するが、第１の導電型がＰ型、第２の導電型がＮ型であってもよい。半導体基板１０は、例えば所定のＮ型不純物が添加されたシリコン基板である。

半導体基板１０は、表面と垂直な断面において互いに離間して設けられた第１のボディ領域１２−１および第２のボディ領域１２−２を有する。本例において、それぞれのボディ領域１２はＰ型である。それぞれのボディ領域１２は、半導体基板１０の表面に露出している。

半導体基板１０の表面側には、Ｎ型のドリフト領域１６が設けられる。第１のボディ領域１２−１および第２のボディ領域１２−２は、ドリフト領域１６の表面側の領域に形成される。第１のボディ領域１２−１および第２のボディ領域１２−２の間には、ドリフト領域１６のＮ型の領域が残存する。本明細書では、第１のボディ領域１２−１および第２のボディ領域１２−２の間におけるＮ型領域をネック部１８と称する。

第１のボディ領域１２−１内には、第１のソース領域１４−１が形成される。第２のボディ領域１２−２内には、第２のソース領域１４−２が形成される。それぞれのソース領域１４は、半導体基板１０の表面に露出する。また、半導体基板１０の表面以外では、ソース領域１４は、ボディ領域１２に覆われている。本例においてソース領域１４はＮ型である。ソース領域１４の不純物濃度は、半導体基板１０の不純物濃度より高くてよい。

半導体基板１０の表面において、第１のソース領域１４−１およびネック部１８との間の第１のボディ領域１２−１は、チャネルとして機能する。第１のゲート電極３０−１は、チャネルとして機能する第１のボディ領域１２−１と対向して設けられる。また、第２のソース領域１４−２およびネック部１８との間の第２のボディ領域１２−２も、チャネルとして機能する。第２のゲート電極３０−２は、チャネルとして機能する第２のボディ領域１２−２と対向して設けられる。それぞれのゲート電極３０と、半導体基板１０との間には、絶縁膜２８が設けられる。第１のゲート電極３０−１および第２のゲート電極３０−２は、半導体基板１０の表面側において環状に接続されていてよく、平行に延伸していてもよい。

それぞれのゲート電極３０に所定の電圧を印加することで、ゲート電極３０に対向するボディ領域１２の表面に反転領域が形成される。これによりソース領域１４とネック部１８とが電気的に接続される。それぞれのボディ領域１２の裏面側には、ネック部１８と連続するドリフト領域１６が設けられる。ドリフト領域１６は、ネック部１８と同一の不純物濃度を有してよい。

ドリフト領域１６の裏面側には、中間領域２０が設けられる。本例の中間領域２０は、Ｎ型である。中間領域２０は、ドリフト領域１６よりも不純物濃度が高くてよい。中間領域２０の裏面側には、ドレイン領域２２が設けられる。本例のドレイン領域２２は、Ｎ型である。ドレイン領域２２は、中間領域２０よりも不純物濃度が高くてよい。

ドレイン領域２２の裏面側には、ドレイン電極２４が設けられる。ソース電極２６およびドレイン電極２４間に所定の電圧を印加した状態で、ゲート電極３０に所定の電圧を印加することで、ソースドレイン間に電流が流れる。

また、半導体装置１００は、ゲート電極３０を覆う層間絶縁部２７を更に備える。層間絶縁部２７は、ゲート電極３０を、ソース電極２６から絶縁する。層間絶縁部２７は、ＢＰＳＧまたはＰＳＧ等を堆積して形成してよい。層間絶縁部２７は、ネック部１８と対向する位置にも設けられてよい。ただし、ネック部１８と層間絶縁部２７との間には、絶縁膜２８が設けられる。

ソース電極２６は、層間絶縁部２７で覆われていないソース領域１４およびボディ領域１２に接続する。ソース電極２６およびドレイン電極２４は、アルミ等の金属で形成されてよい。ゲート電極３０は、ポリシリコン等の導電材料で形成されてよい。

絶縁膜２８は、第１のゲート電極３０−１と半導体基板１０の間、第２のゲート電極３０−２と半導体基板１０の間、および、ネック部１８の表面側において連続して設けられる。絶縁膜２８は、層間絶縁部２７よりも絶縁性が高い。絶縁膜２８は、例えば半導体基板１０の表面を酸化することで形成される。

放射線が絶縁膜２８に入射すると、絶縁膜２８中に電子正孔対が発生する。絶縁膜２８中の移動度は、正孔のほうが電子よりも小さく、例えば、絶縁膜２８がシリコン酸化膜の場合は６桁以上小さい。ゲート電極３０と半導体基板１０の間において、絶縁膜２８中の欠陥に正孔が捕えられると固定電荷が生じる。また、界面に到達した正孔によって界面準位が生成される。固定電荷および界面準位により、ＭＯＳトランジスタの閾値が変動する。このような現象をＴＩＤと称する。

これに対して、低温プロセスで絶縁膜２８を生成することで、絶縁膜２８中の欠陥生成を抑制することができる。絶縁膜２８は、例えば１０００度以下で半導体基板１０の表面を酸化することで形成する。酸化温度は、９００度以下であってもよい。これにより、ＴＩＤ耐量を向上させることができる。

また、半導体基板１０に重粒子が入射すると、重粒子が通過した経路に沿ってプラズマフィラメント（電子正孔対）が生じる。このため、ネック部１８に重粒子が入射すると、Ｎ型領域に生じたプラズマフィラメントを介して、絶縁膜２８の裏面とドレイン電極２４とが電気的に接続される。ネック部１８と対向する位置にゲート電極が設けられていると、ネック部１８に対向する絶縁膜２８の表面と裏面との間に大きなドレイン電圧が印加され、絶縁膜２８が破壊されてしまう。このような現象を、ＳＥＧＲと称する。

ＳＥＧＲ耐量を大きくするには、絶縁膜２８の厚みを大きくすればよい。しかし、ゲート酸化膜として機能する絶縁膜２８の厚みを大きくすると、ゲート酸化膜に電子放射線が照射されたときに発生する電荷量が増大してしまい、ＴＩＤ耐量が劣化する。

これに対して半導体装置１００は、スプリットゲート構造を有しており、ネック部１８と対向する位置にゲート電極３０が設けられていない。このため、ネック部１８に重粒子が入射して、絶縁膜２８の裏面がドレイン電極２４と電気的に接続した場合であっても、絶縁膜２８における電界集中を緩和することができる。これにより、ＴＩＤ耐量の向上と、ＳＥＧＲ耐量の向上とを両立することができる。

また、絶縁膜２８がネック部１８の表面側にも延在することで、ネック部１８が、比較的に絶縁性の低い層間絶縁部２７に接触することを防ぐことができる。このため、スプリットゲート構造によってＴＩＤ耐量およびＳＥＧＲ耐量を向上させつつ、半導体装置１００の信頼性を維持することができる。絶縁膜２８は、ネック部１８の表面全体を覆ってよい。ネック部１８の表面とは、半導体基板１０の表面において、第１のボディ領域１２−１および第２のボディ領域１２−２により挟まれ、または、囲まれたＮ型の領域を指す。また、絶縁膜２８がネック部１８と対向する位置にも延在することで、後述するように、半導体装置１００の製造時に、ボディ領域１２の形状を制御することができる。

図２は、ボディ領域１２の形状の一例を示す図である。図２においては、第１のボディ領域１２−１の形状を示しているが、第２のボディ領域１２−２も、第１のボディ領域１２−１と対称な形状を有してよい。

図２に示すように、半導体基板１０の表面において、ボディ領域１２の端部３８と、ゲート電極３０の端部３６とが、対向する位置に設けられる。ボディ領域１２の端部３８およびゲート電極３０の端部３６は、ネック部１８側の端部を指す。また、端部が対向するとは、半導体基板１０の表面と平行な面内における端部３８および端部３６の位置がほぼ同一であることを指す。一例として、当該面内における端部３８および端部３６の位置の誤差が０．２μｍ以内の場合、端部３８および端部３６が対向するとみなしてよい。

ただし、上述した位置の誤差を有する場合、ゲート電極３０の端部３６は、ボディ領域１２の端部３８よりもネック部１８側に突出していることが好ましい。ボディ領域１２の端部３８およびゲート電極３０の端部３６を対向して配置することで、ボディ領域１２におけるチャネルの制御性を確保しつつ、ＳＥＧＲ耐量を最大化することができる。

また、ボディ領域１２は、半導体基板１０の表面における端部３８よりも、ネック部１８側に突出する突出部３２を有する。突出部３２と半導体基板１０の表面との間には、Ｎ型のネック部１８が延在している。突出部３２は、半導体基板１０の表面における端部３８よりもネック部１８側に位置する先端３４を、半導体基板１０の内部に有する。先端３４は、突出部３２のうち、半導体基板１０の表面と平行な面内において最もネック部１８側の部分を指す。

突出部３２を設けることで、ゲート電極３０の端部３６とボディ領域１２の端部３８との位置の誤差が０より大きく０．２μｍまでの範囲で形成された場合（すなわち、端部３６が端部３８よりも先端３４側にずれた場合）に、ネック部１８と対向するゲート電極３０に挟まれた絶縁膜２８が突出部３２によって保護される。このため、重粒子が入射してプラズマフィラメントが形成されても、ゲート電極３０とネック部１８とに挟まれた絶縁膜２８に大きなドレイン電圧が印可されることを抑制することができる。また、突出部３２を設けることで、ネック部１８を細くすることができる。このため、半導体基板１０に重粒子が入射した場合に、Ｎ型の領域を貫通するプラズマフィラメントの経路が形成されにくくなる。従って、ＳＥＧＲ耐量を向上させることができる。

図３Ａから図３Ｇは、半導体装置１００の製造方法の一例を説明する図である。図３Ａは、基板準備段階を示す。基板準備段階においては、半導体基板１０を準備する。本例の半導体基板１０は、ドレイン領域２２、中間領域２０およびドリフト領域１６を有する。一例として、Ｎ＋＋型のベース基板を準備する。ベース基板上にＮ＋型の中間領域２０およびＮ型のドリフト領域１６を順次エピタキシャル成長させて、半導体基板１０を準備する。Ｎ型のドリフト領域１６を形成した後に、ベース基板を研磨して所定の厚みにしてもよい。

図３Ｂは、マスク形成段階を示す。マスク形成段階では、半導体基板１０の表面に酸化膜マスク５０を形成する。一例として、半導体基板１０の表面全体を酸化して酸化膜を形成した後、プラズマエッチング等により酸化膜をパターニングして酸化膜マスク５０を形成する。

図３Ｃは、不純物注入段階を示す。不純物注入段階では、半導体基板１０の表面から所定の不純物を注入する。一例として、まず酸化膜マスク５０をマスクとしてボロン等のＰ型不純物を注入する。Ｐ型不純物を熱処理等により拡散させて、第１のボディ領域１２−１および第２のボディ領域１２−２を形成する。

不純物注入段階では、酸化膜マスク５０の縁に沿って環状にボディ領域１２を形成してよい。第１のボディ領域１２−１および第２のボディ領域１２−２は、環状のボディ領域において、Ｎ型領域を挟んで配置された２つの領域を指してよい。これにより、ネック部１８も形成される。また、酸化膜マスク５０をマスクとして用い、ボディ領域１２の一部の領域にヒ素等のＮ型不純物を注入、拡散させて、ボディ領域１２内のソース領域１４を形成する。酸化膜マスク５０をマスクとして用いることで、ボディ領域１２とソース領域１４はセルフアラインで形成することができる。ソース領域１４も、ボディ領域１２と同様に環状に形成してよい。また、後述するゲート電極３０も、ボディ領域１２と同様に環状に形成してよい。

図３Ｄは、絶縁膜形成段階を示す。絶縁膜形成段階では、図３Ｃに示した酸化膜マスク５０を除去した後に、半導体基板１０の表面を熱酸化することで、絶縁膜５２を形成する。絶縁膜５２は、欠陥発生を抑制するために、例えば１０００度以下の低温プロセスで形成する。絶縁膜５２を形成する温度は、９００度以下であってもよい。本例において絶縁膜５２を形成する温度は、９００度である。絶縁膜５２の膜厚は、３００Å以上、１２００Å以下であってよい。

絶縁膜５２が形成されるときに、ボディ領域１２に含まれる不純物が絶縁膜５２に吸い出される。このため、ボディ領域１２の形状は、半導体基板１０の表面近傍において、ネック部１８との境界部分がソース領域１４側に巻き込まれた形状になる。ボディ領域１２には、半導体基板１０を酸化した場合に絶縁膜５２に吸い出される種類の不純物を注入する。

本例において半導体基板１０はシリコンであり、ボディ領域１２に注入する不純物はボロンである。絶縁膜５２を形成した後、絶縁膜５２の表面側に導電材料５４を成膜する。導電材料５４は、例えばポリシリコンである。ただし半導体基板１０、不純物、導電材料５４の材料は、上記の例に限定されない。

図３Ｅは、ゲート電極形成段階を示す。ゲート電極形成段階では、導電材料５４をエッチングして、第１の電極３０−１および第２の電極３０−２を形成する。エッチングは、例えばプラズマエッチングである。

それぞれのゲート電極３０は、ソース領域１４およびネック部１８の間のボディ領域１２と対向する位置に形成される。ただし、ゲート電極形成段階では、それぞれのゲート電極３０のネック部１８側の端部３６が、半導体基板１０の表面におけるボディ領域１２のネック部１８側の端部よりもソース領域１４側となるように、導電材料５４をエッチングする。

この段階では、半導体基板１０の表面において、ボディ領域１２のネック部１８側の端部と対向する位置には、ゲート電極３０が設けられていない。つまり、ゲート電極３０の端部３６は、半導体基板１０の表面と平行な面内において、ボディ領域１２の内側に配置される。

図３Ｆは、第１のボディ領域１２−１および第２のボディ領域１２−２に、半導体基板１０の表面における端部３８よりも、ネック部１８側に突出する突出部３２を形成する段階を示す。本例の突出部３２を形成する段階は、酸化段階を有する。酸化段階では、ゲート電極３０を形成した後に、半導体基板１０の表面を更に熱酸化する。酸化段階における酸化温度は、絶縁膜形成段階における酸化温度より低く、例えば９００度より低い。本例の酸化段階における酸化温度は、８５０度である。

酸化段階により、絶縁膜５２の膜厚が増加して、絶縁膜２８が形成される。ただし、ゲート電極３０で覆われている領域においては、半導体基板１０の酸化が進みにくいので、絶縁膜５２の膜厚はほとんど増加しない。ゲート電極３０で覆われていない領域では、ボディ領域１２に含まれる不純物が絶縁膜２８に吸収される。

このため、ボディ領域１２の半導体基板１０の表面における端部３８は、ソース領域１４側に更に巻き込まれる。つまり、ボディ領域１２の端部３８の位置は、半導体基板１０の表面の酸化が進むにつれて、ソース領域１４側に移動する。

酸化段階においては、それぞれのボディ領域１２の端部３８と、それぞれのゲート電極３０の端部３６とが対向する位置となるまで、それぞれのボディ領域１２の不純物を絶縁膜２８に吸収させる。ただし、ゲート電極３０で覆われている領域では、ボディ領域１２に含まれる不純物が絶縁膜２８にほとんど吸収されない。ボディ領域１２の端部３８は、ゲート電極３０の端部３６と対向する位置まで移動すると、更に酸化を進めても、ソース領域１４側には移動しない。

このため、ゲート電極３０の端部３６に対して、ボディ領域１２の端部３８の位置をセルフアラインで揃えることができる。また、それぞれのボディ領域１２の端部３８の位置を、ゲート電極３０の端部３６の位置に、同一の工程で精度よく合わせることができる。

図３Ｇは、電極形成段階を示す。電極形成段階では、半導体基板１０の表面側に絶縁膜を形成して、所定のパターンにエッチングすることで層間絶縁部２７を形成する。層間絶縁部２７を形成するとともに、絶縁膜２８をエッチングしてソース領域１４の一部およびボディ領域１２の一部を露出させる。そして、半導体基板１０の表面側において、ソース領域１４およびボディ領域１２に接続されたソース電極２６を形成する。また、半導体基板１０の裏面側にドレイン電極２４を形成する。なお、ドレイン電極２４を形成する前に、ベース基板を研磨して所定の厚みにしてもよい。このような方法により、半導体装置１００が製造できる。

本例の製造方法によれば、ゲート電極３０をネック部１８上に配置しないこと、および、ゲート電極３０をボディ領域１２のチャネル上に配置することの両方を、精度よく達成することができる。つまり、ＳＥＧＲ耐量の向上と、チャネルの制御性とを両立することができる。更に、ボディ領域１２に突出部３２が形成されるので、ＳＥＧＲ耐量を更に向上させることができる。

また、絶縁膜２８を低温プロセスで形成することで、ＴＩＤ耐量を向上させることができる。また、ゲート電極３０の下方の絶縁膜２８を厚くする必要がないので、ＴＩＤ耐量を向上させることができる。また、ネック部１８上に絶縁膜２８が設けられるので、ネック部１８が、比較的に絶縁性の低い層間絶縁部２７に接触することを防ぐことができる。このように、本例の製造方法または半導体装置１００によれば、ＴＩＤ耐量およびＳＥＧＲ耐量の改善を、高いレベルで両立することができる。

図４は、突出部３２の長さＡを説明する図である。長さＡは、半導体基板１０の表面と平行な面内において、ボディ領域１２の端部３８と、突出部３２の先端３４との距離を指す。長さＡは、下記の範囲であることが好ましい。

ただし、Ｌは第１のゲート電極３０−１と、第２のゲート電極３０−２との距離、Ｋは真空の誘電率、ε_０は半導体基板１０の比誘電率、ｑは電子の電荷量、Ｎ_Ａはボディ領域１２およびネック部１８のうちＰ型の導電型の領域のアクセプタ濃度、Ｎ_Ｄはボディ領域１２およびネック部１８のうちＮ型の導電型の領域のドナー濃度、φ_ｂｉはボディ領域１２およびネック部１８の間の空乏層で発生するビルトインポテンシャルを示す。

第１のボディ領域１２−１からネック部１８に広がる空乏層４０と、第２のボディ領域１２−２からネック部１８に広がる空乏層４０とが接すると、電流経路がなくなりオン抵抗が増大する。このため、突出部３２の長さＡは、第１のボディ領域１２−１からの空乏層４０と、第２のボディ領域１２−２からの空乏層４０とが接しない範囲であることが好ましい。

つまり、ネック部１８側の空乏層４０の幅をＷ_ｎとすると、下式を満たすことが好ましい。

ネック部１８がＮ型の場合、ネック部１８側の空乏層幅Ｗ_ｎは次式で与えられる。

数２および数３から、数１が得られる。空乏層間に所定の距離を設けるために、長さＡの上限は、数１の右辺の半分であってもよい。

また、突出部３２の長さは、０．３μｍ以上、０．５μｍ以下であってよい。ゲート電極３０間の距離Ｌは、２μｍ以上、４μｍ以下であってよい。また、ボディ領域１２の先端３４間の距離は、１μｍ以上、３μｍ以下であってよい。

図５は、突出部３２の形状の一例を示す図である。本例の突出部３２は、半導体基板１０の表面における端部３８と、先端３４との間において、半導体基板１０の裏面側に凸形状となる窪み部４２を有する。本例における窪み部４２は、半導体基板１０の表面と垂直な断面において、突出部３２の接線の半導体基板１０の表面に対する傾きが、端部３８側から先端３４に向けて徐々に減少する領域であってよい。ただし、窪み部４２は、突出部３２の接線が、半導体基板１０の表面とほぼ平行となり、傾きが変化しない部分を含んでもよい。

突出部３２が窪み部４２を有することで、絶縁膜２８と、突出部３２との間における電流経路を広げることができる。これにより、オン抵抗を低減することができる。

窪み部４２は、半導体基板１０の深さ方向における深さＤ１、および、半導体基板の表面と平行な方向における幅Ｗ１を有する。窪み部４２の一端は、突出部３２の端部３８であってよい。また、窪み部４２の他端は、半導体基板１０の表面と垂直な断面において、突出部３２の接線の半導体基板１０の表面に対する傾きが、端部３８側から先端３４に向けて徐々に増加し始める領域の境界点４４であってよい。

窪み部４２の幅Ｗ１は、突出部３２の長さＡの半分以上であってよい。また、窪み部４２の深さＤ１は、突出部３２の先端３４の深さＤ２の半分以上であってよい。窪み部４２を大きくすることで、絶縁膜２８と、突出部３２との間における電流経路を広げることができる。一例として、窪み部４２の深さＤ１は、０．１μｍ以上、０．５μｍ以下であり、幅Ｗ１は、０．１μｍ以上、０．５μｍ以下である。

窪み部４２の幅Ｗ１および深さＤ１は等しくてよい。等しいとは、厳密に一致していることを意味しない。幅Ｗ１および深さＤ１との比が８０％以上、１２０％以下程度であれば、幅Ｗ１および深さＤ１は等しいとみなしてよい。このような形状により、窪み部４２の形状が急峻になることを防ぎ、局所的な電界集中を防ぐことができる。

窪み部４２は、図３Ｆにおいて説明した酸化工程において形成することができる。上述したように、ゲート電極３０で覆われているボディ領域１２においては、不純物が絶縁膜２８に吸い出されにくく、酸化を進めても、ボディ領域１２の端部３８の位置は、ゲート電極３０の端部３６と対向する位置で止まる。ボディ領域１２の端部３８の位置が、ゲート電極３０の端部３６と対向する位置となった後に更に酸化を進めると、ボディ領域１２の端部３８の位置はほとんど移動しないが、ゲート電極３０に覆われていないボディ領域１２の表面近傍の不純物は絶縁膜２８に吸い出される。このため、窪み部４２が形成される。

図６は、図３Ｅで説明したゲート電極形成段階の他の例を示す図である。上述したように、ゲート電極形成段階では、絶縁膜５２の表面側に形成した導電材料５４を所定のパターンにエッチングして、第１のゲート電極３０−１および第２のゲート電極３０−２を形成する。本例では、導電材料５４のパターニングにおいて、ネック部１８の表面側の領域４６における絶縁膜５２もエッチングする。絶縁膜５２のエッチングは、導電材料５４のエッチングと連続して行ってよく、別途行ってもよい。

これにより、ネック部１８と対向する領域４６の絶縁膜５２の厚みＴ２は、ゲート電極３０と対向する領域４８の絶縁膜５２の厚みＴ１よりも小さくなる。この状態で、図３Ｆに示した酸化段階を行う。領域４６の絶縁膜５２を薄くすることで、酸化段階における領域４６の絶縁膜５２の初期成長速度を向上させることができる。このため、不純物を効率よく吸い出して、突出部３２および窪み部４２を形成することができる。

また、絶縁膜５２を薄くすることで、より低温のプロセスでも不純物を効率よく吸い出すことができる。このため、絶縁膜５２に欠陥が生じることを抑制して、ＴＩＤ耐量を向上させることができる。

領域４６の絶縁膜５２の厚みＴ２は、領域４８の絶縁膜５２の厚みＴ１の半分以下であってよい。これにより、領域４６の絶縁膜５２の成長速度を更に向上させることができる。厚みＴ２は、厚みＴ１の半分以上であってもよい。

図７は、半導体装置１００における絶縁膜２８の形状の一例を示す図である。本例の絶縁膜２８は、ネック部１８と対向する領域４６における厚みが、ゲート電極３０と対向する領域４８における厚みと異なる。上述した製造方法の例では、ゲート電極３０を形成した後に、更に半導体基板１０を酸化するので、ゲート電極３０に覆われている領域と、ゲート電極３０に覆われていない領域とで、絶縁膜２８の厚みは必ずしも一致しない。

図７に示すように、絶縁膜２８は、ネック部１８と対向する領域４６における厚みが、ゲート電極３０と対向する領域４８における厚みより小さくてよい。図６に説明したように、酸化段階の前に領域４６における絶縁膜２８をエッチングした場合、このような絶縁膜２８の形状になり得る。

また、絶縁膜２８は、ネック部１８と対向する領域４６における厚みが、ゲート電極３０と対向する領域４８における厚みより大きくてもよい。酸化段階の前に領域４６における絶縁膜２８をエッチングしない場合、このような絶縁膜２８の形状になり得る。また、酸化段階の前に領域４６における絶縁膜２８をエッチングした場合であっても、酸化段階において絶縁膜２８の膜厚を十分増加させることで、このような絶縁膜２８の形状になり得る。この場合、ゲート電極３０と対向する絶縁膜２８を薄くして、ＴＩＤ耐量を向上させつつ、ネック部１８と対向する絶縁膜２８については厚くすることができる。

図８は、半導体装置１００の他の構成例を示す図である。本例の半導体装置１００は、図１に示した半導体装置１００の構成に比べて、ボディ領域１２の形状が異なる。他の構造は、図１に示した半導体装置１００と同一であってよい。

本例のボディ領域１２は、裏面側の端部が中間領域２０まで達している。つまり、ボディ領域１２およびドリフト領域１６により、スーパージャンクション構造を形成する。スーパージャンクション構造により、半導体装置１００の耐圧が向上する。図１から図７において説明した構造は、スーパージャンクション構造の半導体装置１００にも適用することができる。なお、突出部３２は、ドリフト領域１６の内部を延伸して中間領域２０まで達する部分よりも、ネック部１８の方向に突出して形成される。

図９は、突出部３２を形成する工程の他の例を示す図である。本例において図３Ａから図３Ｅまでの工程は同一である。本例では、図３Ｆに示した酸化工程に代えて、カウンタ不純物注入段階を有する。

カウンタ不純物注入段階では、第１のゲート電極３０−１および第２電極３０−２をマスクとして、ネック部１８に第１の導電型のカウンタ不純物を注入する。第１の導電型は、ボディ領域１２の導電型とは逆の導電型である。つまり、ボディ領域１２にＮ型の不純物が既に注入されている場合、カウンタ不純物はボディ領域１２をＰ型不純物である。カウンタ不純物は、ボディ領域１２の一部を第１の導電型にできる程度のドーズ量で注入される。

一例として、半導体装置１００がシリコンのＮチャネルＭＯＳトランジスタの場合、カウンタ不純物は砒素イオンまたはリンイオンであってよい。一例としてカウンタ不純物のドーズ量は、５×１０^１３／ｃｍ^２程度である。

また、半導体装置１００がシリコンのＰチャネルＭＯＳトランジスタの場合、カウンタ不純物はボロンイオンであってよい。一例としてカウンタ不純物のドーズ量は、１×１０^１４／ｃｍ^２程度である。

カウンタ不純物注入段階においては、カウンタ不純物を注入する前にレジスト６０を半導体基板１０の表面に形成してよい。レジスト６０は、ネック部１８以外の半導体基板１０の表面を覆う。ただしネック部１８側におけるゲート電極３０の一部は、レジスト６０に覆われていなくともよい。これにより、レジスト６０の形成時にレジスト６０の位置ずれが生じても、レジスト６０がネック部１８を覆ってしまうことを抑制できる。

突出部３２を形成する工程は、カウンタ不純物をネック部１８に注入した後、半導体基板１０をアニールするアニール段階を更に有する。これにより、ネック部１８に注入したカウンタ不純物を活性化させる。活性化したカウンタ不純物により、ゲート電極３０に覆われていないボディ領域１２の上部が第１の導電型に変化する。

アニール段階におけるアニール温度は、図３Ｄに示した絶縁膜形成段階における酸化温度より低く、例えば９００度より低い。本例の酸化段階における酸化温度は、８５０度である。なお、カウンタ不純物を活性化させるべく、一例としてアニール段階におけるアニール温度の下限は７００度である。これにより、絶縁膜２８の劣化を防ぎつつ、カウンタ不純物を活性化させて突出部３２を形成できる。

このような工程により、図１から図８において説明した突出部３２を形成することができる。本例におけるボディ領域１２の形状は、例えば図５に示したボディ領域１２と同様である。ただし、突出部３２の端部３８は、カウンタ不純物の拡散長に応じて、ゲート電極３０の端部よりもソース領域１４側に設けられてもよい。

なお、半導体装置１００がシリコンのＰチャネルＭＯＳトランジスタの場合、図３Ｆに示した酸化工程では、ボディ領域１２の不純物を吸い出すことが困難な場合も考えられる。これに対して本例の製造方法によれば、半導体装置１００がシリコンのＰチャネルＭＯＳトランジスタの場合であっても、ボディ領域１２に突出部３２を容易に形成することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

なお、特許請求の範囲、明細書、および図面中において示した方法における各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうる。

１０・・・半導体基板、１２・・・ボディ領域、１４・・・ソース領域、１６・・・ドリフト領域、１８・・・ネック部、２０・・・中間領域、２２・・・ドレイン領域、２４・・・ドレイン電極、２６・・・ソース電極、２７・・・層間絶縁部、２８・・・絶縁膜、３０・・・ゲート電極、３２・・・突出部、３４・・・先端、３６・・・端部、３８・・・端部、４０・・・空乏層、４２・・・窪み部、４４・・・境界点、４６・・・領域、４８・・・領域、５０・・・酸化膜マスク、５２・・・絶縁膜、５４・・・導電材料、６０・・・レジスト、１００・・・半導体装置

Claims (12)

1. 第１の導電型の半導体基板と、
   前記第１の導電型を有し、前記半導体基板の表面側に設けられたドリフト領域と、
   第２の導電型を有し、前記ドリフト領域の表面側に設けられた第１のボディ領域および第２のボディ領域と、
   前記第１のボディ領域および前記第２のボディ領域の間に設けられ、前記半導体基板の表面と接しており、前記ドリフト領域と不純物濃度が同一である、前記第１の導電型のネック部と、
   前記第１の導電型を有し、前記第１のボディ領域内に形成された第１のソース領域、および、前記第２のボディ領域内に形成された第２のソース領域と、
   前記第１のソース領域および前記ネック部との間の前記第１のボディ領域と対向する第１のゲート電極、ならびに、前記第２のソース領域および前記ネック部との間の前記第２のボディ領域と対向する第２のゲート電極と、
   前記第１のゲート電極と前記半導体基板の間、前記第２のゲート電極と前記半導体基板の間、および、前記ネック部の表面側において連続して設けられた絶縁膜と
   を備え、
   前記半導体基板の表面において、前記第１のボディ領域の端部と、前記第１のゲート電極の端部とが、対向する位置に設けられ、前記第２のボディ領域の端部と、前記第２のゲート電極の端部とが、対向する位置に設けられ、
   前記第１のボディ領域および前記第２のボディ領域は、前記半導体基板の表面における端部よりも、前記ネック部側に突出する突出部を有する半導体装置。
2. 前記突出部が、それぞれのボディ領域の前記半導体基板の表面における端部よりも前記ネック部側に突出する長さＡは、下式の範囲である
   

   

   
   ただし、Ｌは前記第１のゲート電極と前記第２のゲート電極との距離、Ｋは真空の誘電率、ε_０は前記半導体基板の比誘電率、ｑは電子の電荷量、Ｎ_Ａは前記ボディ領域および前記ネック部のうちＰ型の導電型の領域のアクセプタ濃度、Ｎ_Ｄは前記ボディ領域および前記ネック部のうちＮ型の導電型の領域のドナー濃度、φ_ｂｉは前記ボディ領域および前記ネック部の間の空乏層で発生するビルトインポテンシャルを示し、前記第１の導電型はｎ型であり、前記第２の導電型はｐ型である
   請求項１に記載の半導体装置。
3. 前記突出部は、前記半導体基板の表面と、最も前記ネック部側に突出した先端との間において、前記半導体基板の裏面側に凸形状の窪み部を有する
   請求項１または２に記載の半導体装置。
4. 前記窪み部は、前記半導体基板の深さ方向における深さと、前記半導体基板の表面と平行な方向における幅が等しい
   請求項３に記載の半導体装置。
5. 前記ネック部と対向する前記絶縁膜の少なくとも一部の厚さは、前記第１のゲート電極および前記第２のゲート電極と対向する前記絶縁膜の厚さと異なる
   請求項１から４のいずれか一項に記載の半導体装置。
6. 半導体装置の製造方法であって、
   第１の導電型の半導体基板の表面側に第２の導電型の不純物を注入して、第２の導電型の第１のボディ領域および第２のボディ領域、ならびに、前記第１のボディ領域および前記第２のボディ領域の間に設けられた、前記第１の導電型のネック部を形成する段階と、
   前記第１のボディ領域内に前記第１の導電型の第１のソース領域、および、前記第２のボディ領域内に前記第１の導電型の第２のソース領域を形成する段階と、
   前記半導体基板の表面に第１絶縁膜を形成する絶縁膜形成段階と、
   前記第１絶縁膜の表面側に、前記第１のソース領域および前記ネック部との間の前記第１のボディ領域と対向する第１のゲート電極と、前記第２のソース領域および前記ネック部との間の前記第２のボディ領域と対向する第２のゲート電極とを形成する段階と、
   前記第１のゲート電極および前記第２のゲート電極を形成した後に、前記第１のボディ領域および前記第２のボディ領域に、前記半導体基板の表面における端部よりも、前記ネック部側に突出する突出部を形成する段階と
   を備え、
   前記第１のゲート電極および前記第２のゲート電極を形成する段階において、それぞれのボディ領域の前記半導体基板の表面における端部よりも、前記ボディ領域の内側にそれぞれのゲート電極を形成し、
   前記突出部を形成する段階は、前記半導体基板の表面を酸化する酸化段階を有する
   製造方法。
7. 前記酸化段階において、前記第１絶縁膜の膜厚を増加させた第２絶縁膜を形成し、それぞれのゲート電極に覆われていない前記第２絶縁膜に、それぞれの前記ゲート電極に覆われていない前記ボディ領域の不純物を吸収させる
   請求項６に記載の製造方法。
8. 前記酸化段階において、前記第１のボディ領域の端部と前記第１のゲート電極の端部とが対向する位置となり、前記第２のボディ領域の端部と前記第２のゲート電極の端部とが対向する位置となるまで、それぞれのボディ領域の不純物を前記第２絶縁膜に吸収させる
   請求項７に記載の製造方法。
9. 前記絶縁膜形成段階は、前記半導体基板の表面を酸化することで前記第１絶縁膜を形成する
   請求項６から８のいずれか一項に記載の製造方法。
10. 前記酸化段階における酸化温度は、前記絶縁膜形成段階における酸化温度より低い
    請求項６から９のいずれか一項に記載の製造方法。
11. 半導体装置の製造方法であって、
    第１の導電型の半導体基板の表面側に第２の導電型の不純物を注入して、第２の導電型の第１のボディ領域および第２のボディ領域、ならびに、前記第１のボディ領域および前記第２のボディ領域の間に設けられた、前記第１の導電型のネック部を形成する段階と、
    前記第１のボディ領域内に前記第１の導電型の第１のソース領域、および、前記第２のボディ領域内に前記第１の導電型の第２のソース領域を形成する段階と、
    前記半導体基板の表面に絶縁膜を形成する絶縁膜形成段階と、
    前記絶縁膜の表面側に、前記第１のソース領域および前記ネック部との間の前記第１のボディ領域と対向する第１のゲート電極と、前記第２のソース領域および前記ネック部との間の前記第２のボディ領域と対向する第２のゲート電極とを形成する段階と、
    前記第１のゲート電極および前記第２のゲート電極を形成した後に、前記第１のボディ領域および前記第２のボディ領域に、前記半導体基板の表面における端部よりも、前記ネック部側に突出する突出部を形成する段階と
    を備え、
    前記第１のゲート電極および前記第２のゲート電極を形成する段階において、それぞれのボディ領域の前記半導体基板の表面における端部よりも、前記ボディ領域の内側にそれぞれのゲート電極を形成し、
    前記突出部を形成する段階は、
    前記第１のゲート電極および前記第２のゲート電極をマスクとして、前記ネック部に第１の導電型のカウンタ不純物を注入するカウンタ不純物注入段階と、
    前記カウンタ不純物を注入した後に、前記絶縁膜形成段階における酸化温度よりも低い温度で前記半導体基板をアニールするアニール段階と
    を有する製造方法。
12. 前記第１のゲート電極および前記第２のゲート電極を形成する段階において、前記第１絶縁膜の表面側に導電膜を形成し、前記導電膜をパターニングして前記第１のゲート電極および前記第２のゲート電極を形成し、且つ、当該パターニングにおいて前記ネック部の表面側の前記第１絶縁膜をエッチングする
    請求項６から１０のいずれか一項に記載の製造方法。

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