JP6701789B2 - Ｒｂ‐ｉｇｂｔ - Google Patents

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Description

本発明は、ＲＢ‐ＩＧＢＴ（Ｒｅｖｅｒｓｅ‐Ｂｌｏｃｋｉｎｇ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）に関する。
従来、トレンチ状のソース電極を設けていた。つまり、トレンチの底部から上部にまで渡ってソース電極を設けていた（例えば、特許文献１および特許文献２参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００９−１３５３６０号公報
［特許文献２］ 特開２００１−８５６８８号公報
本願では、ドリフト領域の電界分布を改善することにより耐圧を向上した、新規なエミッタトレンチ構造を有するＲＢ‐ＩＧＢＴを提供する。
本発明の第１の態様においては、半導体基板の側面に第１導電型の分離領域を有するＲＢ‐ＩＧＢＴを提供する。半導体基板は、第２導電型のドリフト領域と、第１導電型のコレクタ領域と、エミッタトレンチ部とを備えてよい。第１導電型のコレクタ領域は、ドリフト領域よりも下方に設けられてよい。エミッタトレンチ部は、半導体基板のおもて面からうら面に向かう厚み方向において、ドリフト領域まで延伸して設けられてよい。エミッタトレンチ部は、トレンチ電極と、上部トレンチ絶縁膜と、下部トレンチ絶縁膜とを有してよい。トレンチ電極は、半導体基板の上方に設けられたエミッタ電極と電気的に接続してよい。上部トレンチ絶縁膜は、トレンチ電極の底部および側部に直接接してよい。下部トレンチ絶縁膜は、上部トレンチ絶縁膜の下方に設けられてよい。
下部トレンチ絶縁膜は、ドリフト領域の半導体材料の比誘電率よりも低い比誘電率を有してよい。
下部トレンチ絶縁膜の比誘電率は、１２よりも小さくてよい。
トレンチ電極の頂部から底部までの長さは、１０μｍ以上２０μｍ以下であってよい。トレンチ電極の底部から下部トレンチ絶縁膜の底部までの長さは、４０μｍ以上５０μｍ以下であってよい。
エミッタトレンチ部の底部は、半導体基板のうら面から１０μｍ以上２０μｍ以下離れていてよい。
ＲＢ‐ＩＧＢＴは、第２の半導体領域をさらに備えてよい。第２の半導体領域は、ドリフト領域上に設けられてよい。第２の半導体領域は、ドリフト領域よりも高い第２導電型の不純物濃度を有してよい。第２の半導体領域は、半導体基板の厚み方向と直交する方向において上部トレンチ絶縁膜に隣接してよい。
半導体基板の厚み方向における第２の半導体領域とドリフト領域との境界は、トレンチ電極の底部よりも上方に位置してよい。
ＲＢ‐ＩＧＢＴは、ウェル領域と第１の半導体領域とをさらに備えてよい。ウェル領域は、第１導電型であってよい。ウェル領域は、半導体基板のおもて面側に位置してよい。第１の半導体領域は、第２導電型であってよい。第１の半導体領域は、ウェル領域と第２の半導体領域との間に設けられてよい。
第２の半導体領域とドリフト領域との境界から半導体基板のおもて面までにおける第２の半導体領域の第２導電型の不純物濃度の積分値は、１Ｅ＋１１ｃｍ−２以上５Ｅ＋１１ｃｍ−２以下であってよい。
ＲＢ‐ＩＧＢＴは、第１導電型のコレクタ領域と第２導電型のドリフト領域との間に第２導電型の第３の半導体領域とをさらに備えてよい。
第３の半導体領域とコレクタ領域との境界から第３の半導体領域とドリフト領域との境界までにおける第３の半導体領域の第２導電型の不純物濃度の積分値は、３Ｅ＋１１ｃｍ−２以上１０Ｅ＋１１ｃｍ−２以下であってよい。
半導体基板のおもて面を上面視した場合に、エミッタトレンチ部は直線状に設けられたゲート電極の直下のチャネル形成領域を挟むように環状に設けられてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態におけるＲＢ‐ＩＧＢＴ２００の上面を示す概要図である。 図１のＩＩ‐ＩＩ'断面を示す図である。 単位構造１００を説明する図である。 ｎ２領域４４およびｎ３領域４６におけるｎ型不純物濃度の積分値Ｎ２およびＮ３を説明する図である。 （ａ）比較例１と（ｂ）比較例２と（ｃ）本例との構造上の差異を説明する図である。 （Ａ）順方向電圧印加時、および、（Ｂ）逆方向電圧印加時におけるブレークダウン時の電界強度分布を示すシミュレーション結果である。 エミッタトレンチ部３０により耐圧が向上する原理を説明する図である。（ａ）点ＱにおけるＺ方向の電束密度を示す図である。（ｂ）点ＱにおけるＸ方向の電界を示す図である。 室温における基板厚さとブレークダウン電圧との関係を示す図である。 図８において順方向電圧を印加した場合のブレークダウン時における静電ポテンシャル分布を示す図である。 図８において逆方向電圧を印加した場合のブレークダウン時における静電ポテンシャル分布を示す図である。 ｐ型分離領域１８を製造する段階を示す図である。 エミッタトレンチ部３０を形成するためのマスク９５に開口９６を形成する段階を示す図である。 エッチングによりエミッタトレンチ部３０を形成する段階を示す図である。 下部トレンチ絶縁膜３９を形成する段階を示す図である。 下部トレンチ絶縁膜３９を部分的に除去する段階を示す図である。 上部トレンチ絶縁膜３６を形成する段階を示す図である。 トレンチ電極３２を堆積する段階を示す図である。 トレンチ電極３２を部分的に除去する段階を示す図である。 ＩＩ‐ＩＩ'断面の他の例を示す図である。 第２実施形態におけるＲＢ‐ＩＧＢＴ２１０の上面概要を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、第１実施形態におけるＲＢ‐ＩＧＢＴ２００の上面を示す概要図である。ＲＢ‐ＩＧＢＴ２００は、半導体基板を用いて形成される。本例の半導体基板は、＋Ｚ方向におもて面を有し、−Ｚ方向にうら面を有する。つまり、図１は、半導体基板のおもて面を上面視した概要図である。本例において、おもて面とは、半導体基板において後述のエミッタ電極が設けられる面であり、うら面とは、半導体基板において後述のコレクタ電極が設けられる面である。
本例において、Ｘ方向とＹ方向とは互いに垂直な方向であり、Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。また、本例において、上、上方および上部とは＋Ｚ方向の向きを意味し、下、下方および下部とは、−Ｚ方向の向きを意味する。なお、Ｘ方向、Ｙ方向およびＺ方向は、構成部材の位置関係を説明するための便宜的な方向に過ぎず、絶対的な位置関係を特定するものではない。
図１においては、活性領域８２および終端領域８４のみを示しており、他の構成は省略している。活性領域８２は、複数のエミッタトレンチ部３０、複数のチャネル形成領域２５およびゲート電極５３を有する。また、本例のゲート電極５３はいわゆるプレーナー型のゲート電極であるので、エミッタトレンチ部３０はゲート電極５３よりも下に位置する。
ゲート電極５３は、Ｘ方向に延伸して直線状に設けられた複数の直線部５８‐１とＹ方向に延伸して直線状に設けられた複数の直線部５８‐２とを有する。Ｘ方向に延伸する直線部５８‐１は、Ｙ方向に延伸する直線部５８‐２のＹ方向の端部に接続する。なお、Ｙ方向に延伸する複数の直線部５８‐２は互いに離間して設けられる。
Ｙ方向に延伸する複数の直線部５８‐２の直下にはチャネル形成領域２５が位置する。図１においては、点線によりチャネル形成領域２５を示す。チャネル形成領域２５は、ゲート電極５３に所定の電圧を印加したときにベース領域の反転層が形成される領域である。
半導体基板のおもて面を上面視した場合に、エミッタトレンチ部３０は、環状に設けられる。上面視において、１つのエミッタトレンチ部３０は、少なくとも１つのチャネル形成領域２５をＸ方向において挟むように設けられる。本例のエミッタトレンチ部３０は、１つの直線部５８‐２およびその±Ｘ方向に位置する２つのチャネル形成領域２５を囲むように設けられる。なお、本例において、チャネル領域の数は独立した島状の数とする。エミッタトレンチ部３０における環状形状の長手部は、Ｙ方向に平行である。また、本例のエミッタトレンチ部３０は、Ｘ方向に並んで設けられた複数の直線部５８‐２の１つおきに設けられる。
活性領域８２の周囲には、終端領域８４が設けられる。終端領域８４は、ＲＢ‐ＩＧＢＴ２００の耐圧を向上させる機能を有する。本例の終端領域８４は、後述のフィールドリミッティングリングおよびｐ型分離領域を含む。
本例において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。なお、本明細書に記載した例においては、第１導電型をｐ型とし、第２導電型をｎ型とする。ただし、他の例においては、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
図２は、図１のＩＩ‐ＩＩ'断面を示す図である。半導体基板１０はおもて面１２とうら面１４とを有する。半導体基板１０は、うら面１４からおもて面１２に向かって、ｐ型コレクタ領域２９、第３の半導体領域としてのｎ３領域４６およびｎ−型ドリフト領域２２をこの順に備える。つまり、ｎ３領域４６は、ｐ型コレクタ領域２９とｎ−型ドリフト領域２２との間に設けられる。
ＲＢ‐ＩＧＢＴ２００は、ｎ−型ドリフト領域２２よりも下方に設けられたｐ型コレクタ領域２９のさらに下方に、コレクタ電極５６を備える。コレクタ電極５６にはコレクタ端子が電気的に接続される。コレクタ端子を円中にＣを付して示す。以下では、活性領域８２と終端領域８４とに分けて各構成を説明する。
（活性領域８２）活性領域８２において、半導体基板１０は、うら面１４からおもて面１２に向かって、第２の半導体領域としてのｎ２領域４４、第１の半導体領域としてのｎ１領域４２、第１導電型のウェル領域としてのｐ−型ベース領域２４、ｐ＋型コンタクト領域２８およびｎ＋型エミッタ領域２６をこの順に備える。活性領域８２におけるＩＧＢＴの単位構造を単位構造１００として示す。
おもて面１２に露出するｐ−型ベース領域２４の上方には、ゲート絶縁膜５２およびゲート電極５３が設けられる。ゲート絶縁膜５２およびゲート電極５３直下のｐ−型ベース領域２４は、ゲート電極５３に所定の正電圧が印加された場合にチャネル形成領域２５にチャネルが形成される。ゲート電極５３とエミッタ電極５５とは層間絶縁膜５４により電気的に分離される。
エミッタ電極５５およびコレクタ電極５６間に所定の電位差が生じ、かつ、ゲート電極５３に所定の正電圧が印加されると、チャネルを通じて電流が流れる。特に、エミッタ電極５５からコレクタ電極５６に向かって電子電流が流れ、コレクタ電極５６からエミッタ電極５５に向かって正孔電流が流れる。このとき、電導度変調が生じて、ｎ１領域４２、ｎ２領域４４およびｎ−型ドリフト領域２２は低抵抗状態となる。
ｐ−型ベース領域２４、ｎ＋型エミッタ領域２６、ｐ＋型コンタクト領域２８、ｎ１領域４２およびｎ２領域４４は、半導体基板１０のおもて面１２側に位置する。ｐ＋型コンタクト領域２８は、エミッタ電極５５と電気的に接続する。エミッタ電極５５にはエミッタ端子が電気的に接続される。エミッタ端子を円中にＥを付して示す。
ｐ＋型コンタクト領域２８は、ｎ＋型エミッタ領域２６に接し、おもて面１２からｎ＋型エミッタ領域２６よりも下方まで設けられる。ｐ−型ベース領域２４は、ｎ＋型エミッタ領域２６およびｐ＋型コンタクト領域２８に接し、おもて面１２からｎ＋型エミッタ領域２６およびｐ＋型コンタクト領域２８よりも下方まで設けられる。ｎ１領域４２は、ｐ＋型コンタクト領域２８に接し、ｐ＋型コンタクト領域２８よりも下方まで設けられる。さらに、ｎ２領域４４は、ｎ１領域４２に接し、ｎ１領域４２よりも下方まで設けられる。
ｎ１領域４２は、ｐ−型ベース領域２４とｎ２領域４４との間に設けられる。ｎ１領域４２は、ｎ−型ドリフト領域２２よりも高いｎ型の不純物濃度を有する。ｎ２領域４４は、ｎ−型ドリフト領域２２上に設けられる。本例のｎ２領域４４は、ｎ−型ドリフト領域２２よりも高いｎ型の不純物濃度を有する。
ｎ２領域４４は、半導体基板１０の厚み方向と直交する方向において上部トレンチ絶縁膜３６に隣接する。ｎ２領域４４は、Ｘ方向において上部トレンチ絶縁膜３６に隣接する。本例において厚み方向とは、Ｚ方向と平行な方向を意味する。なお本例において、半導体基板１０のおもて面１２からうら面１４に向かう厚み方向とは−Ｚ方向を意味し、半導体基板１０のうら面１４からおもて面１２に向かう厚み方向とは＋Ｚ方向を意味するものとする。
ｎ１領域４２、ｎ２領域４４およびｎ３領域４６は、ｎ−型ドリフト領域２２よりもｎ型の不純物濃度が高い。それゆえ、ｎ１領域４２、ｎ２領域４４およびｎ３領域４６においては、ｎ−型ドリフト領域２２と比較して空乏層が拡がりにくい。本例においては、当該現象をＦｉｅｌｄ Ｒｅｔａｒｄｉｎｇ効果と称することとする。Ｆｉｅｌｄ Ｒｅｔａｒｄｉｎｇ効果により、ｎ１領域４２、ｎ２領域４４およびｎ３領域４６から拡がる空乏層は、半導体基板１０のおもて面１２およびうら面１４に達しにくい。それゆえ、本例の半導体基板１０は、ｎ１領域４２、ｎ２領域４４およびｎ３領域４６が無い場合と比較して、おもて面１２からうら面１４までのウェハ厚みを薄くすることができる。
半導体基板１０は、−Ｚ方向においてｎ−型ドリフト領域２２まで延伸して設けられたエミッタトレンチ部３０を備える。エミッタトレンチ部３０は、底部３７および側部３８を有する。エミッタトレンチ部３０は、トレンチ電極３２と、上部トレンチ絶縁膜３６と、下部トレンチ絶縁膜３９とを有する。
トレンチ電極３２は、導電性材料で形成された電極である。本例のトレンチ電極３２は、ポリシリコンで形成された電極である。トレンチ電極３２は、頂部３５において、半導体基板１０の上方に設けられたエミッタ電極５５と電気的に接続する。これにより、トレンチ電極３２は、エミッタ電極５５と同電位となる。これにより、トレンチ電極３２は電界集中を緩和するフィールドプレートとして機能し得る。
本例のトレンチ電極３２の底部３４は、ｎ２領域４４の下端よりもうら面１４側に位置する。トレンチ電極３２は、ｐ‐ｎジャンクションおよびｎ‐ｎジャンクションにおける電界集中を緩和することができる。本例のトレンチ電極３２は、ｐ−型ベース領域２４とｎ１領域４２との間のｐ‐ｎジャンクション、ｎ１領域４２とｎ２領域４４との間のｎ‐ｎジャンクション、および、ｎ２領域４４とｎ−型ドリフト領域２２との間のｎ‐ｎジャンクションにおける電界集中を緩和することができる。
上部トレンチ絶縁膜３６は、エミッタトレンチ部３０内に設けられる。上部トレンチ絶縁膜３６は、トレンチ電極３２の底部３４および側部３３に直接接して設けられる。本例の上部トレンチ絶縁膜３６は、酸化シリコン膜である。上部トレンチ絶縁膜は、トレンチ電極３２を半導体基板１０から電気的に絶縁する。
下部トレンチ絶縁膜３９も、エミッタトレンチ部３０内に設けられる。下部トレンチ絶縁膜３９は、上部トレンチ絶縁膜３６の下方に設けられる。本例の下部トレンチ絶縁膜３９は、上部トレンチ絶縁膜３６よりも半導体基板１０のうら面１４側に延伸して設けられる。ただし、下部トレンチ絶縁膜３９は、ｎ３領域４６には達しない。すなわち、下部トレンチ絶縁膜３９とｎ３領域４６との間には、ｎ−型ドリフト領域２２が存在する。
下部トレンチ絶縁膜３９は、耐圧を向上させる機能を有する。本例において、下部トレンチ絶縁膜３９の底部３７では、電界分布が不連続になる。つまり、下部トレンチ絶縁膜３９の底部３７を含むＸ‐Ｙ平面を境に、Ｚ方向の電界強度分布に飛びが発生する。この電界強度分布の飛びによりｎ−型ドリフト領域２２の電界強度が持ち上げられるので、半導体基板１０の耐圧を向上させることができる。なお、本例において、下部トレンチ絶縁膜３９の底部３７とエミッタトレンチ部３０の底部３７とは一致する。
通常、半導体基板１０の厚みと耐圧とは比例するものである。ただし、本例では、下部トレンチ絶縁膜３９の機能により耐圧が向上する。それゆえ、本例の半導体基板１０とエミッタトレンチ部３０を有しない半導体基板１０とが同じ耐圧である場合に、本例においては半導体基板１０の厚みをより薄くすることができる。
下部トレンチ絶縁膜３９は、ｎ−型ドリフト領域２２の半導体材料の比誘電率よりも低い比誘電率を有する。半導体基板１０がシリコンである場合、ｎ−型ドリフト領域２２の比誘電率は、約１２となる。下部トレンチ絶縁膜３９の比誘電率は、１２よりも小さくてよい。本例の下部トレンチ絶縁膜３９は、ＣＶＤ酸化膜またはＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜である。なお、ＣＶＤ酸化膜およびＳＯＧ膜は、酸化シリコンを有する膜である。一般に、ＳＯＧの比誘電率は２から５である。
詳細は後述するが、下部トレンチ絶縁膜３９の比誘電率ε３９とｎ−型ドリフト領域２２の比誘電率ε２２との比（つまり、ε３９／ε２２）は、電界強度分布の飛びに比例する。すなわち、比誘電率ε３９が比誘電率ε２２と比べて小さいほど、電界強度分布の飛びの程度を大きくすることができる。本例では、下部トレンチ絶縁膜３９として、シリコンではなくＣＶＤ酸化膜またはＳＯＧ膜を用いる。これにより、下部トレンチ絶縁膜３９の底部３７を含むＸ‐Ｙ平面を境に、Ｚ方向の電界強度分布の飛びを実現することができる。
（終端領域８４）本例のＲＢ‐ＩＧＢＴ２００は、半導体基板１０の側面１６に第１導電型としてのｐ型分離領域１８を有する。終端領域８４は、半導体基板１０の側面１６にｐ型分離領域１８を有する。また、終端領域８４は、ｐ型分離領域１８と活性領域８２との間にフィールドリミッティングリング６０を有する。
ｐ型分離領域１８は、半導体基板１０のおもて面１２からｐ型コレクタ領域２９までに渡って設けられる。ｐ型分離領域１８は、半導体基板１０を上面視した場合に、フィールドリミッティングリング６０および活性領域８２を囲むように環状に設けられる。
ｐ型分離領域１８は、ダイシングすることにより形成された半導体基板１０の側面１６に空乏層が到達することを防ぐ機能を有する。これにより、空乏層が側面１６に達することにより活性領域８２へキャリアが輸送されて漏れ電流となることを防ぐことができる。漏れ電流が抑制されることで、ｐ型分離領域１８が無い場合と比較して逆電電圧印加時の耐圧を向上させることができる。
フィールドリミッティングリング６０は、上面視した場合にリング状であるｐ−型領域６４とウェル状のｐ＋型領域６２とを有する。図２の断面視において、ｐ−型領域６４およびｐ＋型領域６２は、ともにウェル形状を有する。ｐ−型領域６４は、Ｘ‐Ｙ平面およびおもて面１２より下方においてｐ＋型領域６２に接する。
フィールドリミッティングリング６０は、Ｘ‐Ｙ平面において活性領域８２を囲むように円環状に設けられる。フィールドリミッティングリング６０は、活性領域８２において発生した空乏層を終端領域８４へ拡げる機能を有する。空乏層を終端領域８４へ拡げることにより、電界集中が緩和されるので耐圧を向上させることができる。
終端領域８４のおもて面１２上には、第１層間絶縁膜７２および第２層間絶縁膜７４が設けられる。また、ｐ−型領域６４の上方には、第１層間絶縁膜７２上にポリシリコンフィールドプレート６８が設けられる。ポリシリコンフィールドプレート６８は、第１層間絶縁膜７２中に設けられたビア６６を通じて、ｐ＋型領域６２と電気的に接続する。これにより、電荷の影響を受けやすいフィールドリミッティングリング６０を外部環境から電気的に遮蔽する。例えば、ポリシリコンフィールドプレート６８は、ＲＢ‐ＩＧＢＴ２００の最上部に設けられるパッシベーション樹脂膜から流入し得る可動イオンを遮蔽することができる。
ｐ型分離領域１８のおもて面１２にもｐ＋型領域６２が設けられる。ｐ型分離領域１８の上方には、第１層間絶縁膜７２および第２層間絶縁膜７４を介して金属フィールドプレート７８が設けられる。金属フィールドプレート７８は、第１層間絶縁膜７２および第２層間絶縁膜７４に設けられたビア７６を通じて、ｐ＋型領域６２と電気的に接続する。これにより、ｐ型分離領域１８を、金属フィールドプレート７８により外部環境から電気的に遮蔽することができる。
図３は、単位構造１００を説明する図である。単位構造１００のＸ方向における半分の長さを図３の左側に示す。本例において、単位構造１００のＸ方向における半分の長さＰは、５μｍである。また、図３においては、ｎ２領域４４およびｎ３領域４６における不純物の濃度分布の概要を図３の右側に示す。
図３の右側において、縦軸は厚み方向の位置を示し、上側の横軸はｎ型不純物濃度を示し、下側の横軸はｐ型不純物濃度を示す。図３の右側に示すように、ｎ−型ドリフト領域２２のｎ型不純物濃度を、基準値ｎ０とする。本例において、ｎ−型ドリフト領域２２とｎ２領域４４との間の境界４７は、ｎ−型ドリフト領域２２からｎ２領域４４に向かって進んだ場合に、ｎ型不純物の濃度が基準値ｎ０を初めて超える位置であるとする。また同様に、ｎ−型ドリフト領域２２とｎ３領域４６との間の境界４８は、ｎ−型ドリフト領域２２からｎ３領域４６に向かって進んだ場合に、ｎ型不純物の濃度が基準値ｎ０を初めて超える位置であるとする。さらに、ｎ３領域４６とｐ型コレクタ領域２９との間の境界４９は、ｎ３領域４６のｎ型不純物の山とｐ型コレクタ領域２９のｐ型不純物の山と間の谷の位置であるとする。
図３の左側に示すように、エミッタトレンチ部３０において、トレンチ電極３２の頂部３５から底部３４までの長さは、１０μｍ以上２０μｍ以下であってよい。本例において、トレンチ電極３２の最上部はおもて面１２と一致する。本例において、トレンチ電極３２の頂部３５から底部３４までの長さＴ１は、１５μｍである。Ｔ１が１０μｍ未満である場合、トレンチ電極３２のフィールドプレートとしての効果が減弱する。また、Ｔ１が２０μｍを超えると、トレンチ電極３２の製造が困難となる。それゆえ、Ｔ１は１０μｍ以上２０μｍ以下とするのがよい。
なお、他の例においては、トレンチ電極３２の最上部はおもて面１２よりも上方または下方に位置してもよい。この場合、半導体基板１０のおもて面１２から底部３４までの長さが、１０μｍ以上２０μｍ以下であってよい。トレンチ電極３２とエミッタ電極５５とは電気的に同電位であるので、この場合においてもトレンチ電極３２の機能は、制限または変更されない。
トレンチ電極３２の底部３４から下部トレンチ絶縁膜３９の底部３７までの長さは、４０μｍ以上５０μｍ以下であってよい。本例において、トレンチ電極３２の底部３４から下部トレンチ絶縁膜３９の底部３７までの長さＴ２は、４５μｍである。
エミッタトレンチ部３０のＹ方向の全長であるＴ１＋Ｔ２は、５０μｍ以上７０μｍ以下としてよい。本例において、Ｔ１＋Ｔ２は６０μｍである。また、本例のエミッタトレンチ部３０は、Ｘ方向の幅の半分Ｗが２μｍである。つまり、本例のエミッタトレンチ部３０のＸ方向の幅は４μｍである。本例のエミッタトレンチ部３０において、Ｙ方向：Ｘ方向のアスペクト比は６０：４である。ただし、他の例においては、エミッタトレンチ部３０のアスペクト比は、６０：４に限定されなくてもよい。Ｘ方向の幅Ｗに応じてＹ方向の全長Ｔ１＋Ｔ２を適宜変更してもよい。
エミッタトレンチ部３０の底部３７は、半導体基板１０のうら面１４から１０μｍ以上２０μｍ以下離れていてよい。本例において、エミッタトレンチ部３０の底部３７からうら面１４までの長さＴ３は、１５μｍである。Ｔ３が１０μｍ未満の場合、エミッタトレンチ部３０が深すぎるので、半導体基板１０の加工が困難となる。なお、本例において、深いとは厚み方向の位置がうら面１４に相対的に近接することを意味する。また、浅いとは厚み方向の位置がおもて面１２に相対的に近接することを意味する。また、Ｔ３が１０μｍ未満の場合、コレクタ領域として実効的に機能するｐ型コレクタ領域２９の面積が減少する。それゆえ、Ｔ３は１０μｍ以上とするのがよい。なお、Ｔ３の上限を２０μｍとするのは、下部トレンチ絶縁膜３９を可能な限りうら面１４側に設けることにより、耐圧を向上させるためである。
Ｔ３を１０μｍ未満とすると、Ｔ３が１０μｍ以上２０μｍ以下の場合と比較して、ＲＢ‐ＩＧＢＴ２００の順方向電圧印加時の耐圧は増加する。しかし、Ｔ３を１０μｍ未満とすると、Ｔ３が１０μｍ以上２０μｍ以下の場合と比較して、ＲＢ‐ＩＧＢＴ２００の逆方向電圧印加時の耐圧が減少する。そこで、ＲＢ‐ＩＧＢＴ２００の順方向および逆方向電圧印加時における耐圧のバランスを取るべく、Ｔ３を１０μｍ以上２０μｍ以下とすることが望ましい。なお、順方向電圧とは、コレクタ電極５６がエミッタ電極５５よりも高電位である場合のコレクタ電極５６およびエミッタ電極５５間の電圧を意味する。また、逆方向電圧とは、エミッタ電極５５がコレクタ電極５６よりも高電位である場合のコレクタ電極５６およびエミッタ電極５５間の電圧を意味する。
本例の上部トレンチ絶縁膜３６の膜厚Ｔｏｘは、０．８μｍである。これに対して、例えば、ゲート電極およびゲート絶縁膜をトレンチ形状とする場合には、通常は５［Ｖ］前後である閾値電圧が高くなり過ぎないように、ゲート絶縁膜の膜厚を１００ｎｍから２００ｎｍ程度とする必要がある。またこの場合、ゲート絶縁膜に隣接して反転層を形成するべく、ゲート絶縁膜に隣接するｎ２領域４４におけるｎ型不純物の濃度の上限値が制限される。
これに対して、本例においては、ゲート電極およびゲート絶縁膜はトレンチ形状ではなく、エミッタトレンチ部３０がトレンチ形状である。それゆえ、上部トレンチ絶縁膜３６の膜厚Ｔｏｘは、閾値電圧を考慮した厚みにしなくてよい。本例の上部トレンチ絶縁膜３６の膜厚Ｔｏｘは、トレンチ形状のゲート絶縁膜よりも厚い０．８μｍとすることができる。これにより、ブレークダウン電圧をトレンチ形状のゲート絶縁膜の場合よりも高くすることができる。また、本例では、ゲート電極およびゲート絶縁膜をトレンチ形状とする場合と比較して、上部トレンチ絶縁膜３６に隣接するｎ２領域４４におけるｎ型不純物の濃度を高くすることができる。よって、Ｆｉｅｌｄ Ｒｅｔａｒｄｉｎｇ効果により、ウェハ厚みを薄くすることができる。
また、本例において、半導体基板１０の厚み方向におけるｎ２領域４４とｎ−型ドリフト領域２２との境界４７は、トレンチ電極３２の底部３４よりも上方に位置する。上述の様に、エミッタ電位のトレンチ電極３２がフィールドプレートとして機能するので、境界４７に位置するｎ‐ｎジャンクション、ならびに、境界４７よりも上方に位置するｐ‐ｎジャンクションおよびｎ‐ｎジャンクションにおける電界集中を抑制することができる。これにより、ＲＢ‐ＩＧＢＴ２００においてブレークダウンすることなく空乏化が促進される。
図４は、ｎ２領域４４およびｎ３領域４６におけるｎ型不純物濃度の積分値Ｎ２およびＮ３を説明する図である。ｎ２領域４４およびｎ３領域４６におけるｎ型不純物濃度は、Ｚ方向長さに応じて変更してよい。例えば、Ｚ方向長さが長いほどｎ型不純物濃度を低くし、Ｚ方向長さが短いほどｎ型不純物濃度を高くする。本例においては、ｎ２領域４４およびｎ３領域４６におけるｎ型不純物の量の程度を、Ｚ方向に平行な直線に沿って不純物濃度［ｃｍ−３］を積分した積分値［ｃｍ−２］により規定する。
本例において、ｎ２領域４４とｎ−型ドリフト領域２２との境界４７から半導体基板１０のおもて面１２までにおけるｎ２領域のｎ型の不純物濃度の積分値Ｎ２は、１Ｅ＋１１ｃｍ−２以上５Ｅ＋１１ｃｍ−２以下であるとする。また、ｎ３領域４６とｐ型コレクタ領域２９との境界４９からｎ３領域４６とｎ−型ドリフト領域２２との境界４８までにおけるｎ３領域４６のｎ型の不純物濃度の積分値Ｎ３は、３Ｅ＋１１ｃｍ−２以上１０Ｅ＋１１ｃｍ−２以下であるとする。
図５は、（ａ）比較例１と（ｂ）比較例２と（ｃ）本例との構造上の差異を説明する図である。図５（ａ）−（ｃ）は、本例の単位構造１００のＸ方向における半分の長さＰに対応する領域である。図５（ａ）−（ｃ）において、長さＰは全て等しいとした。なお、図５（ａ）−（ｃ）において、ｎ２領域４４よりも上の構造およびｐ型コレクタ領域２９より下の構造は詳細を省略している。ただし、ｎ＋型エミッタ領域２６、ｐ＋型コンタクト領域２８、ｐ−型ベース領域２４およびｎ１領域４２については、簡単におよその位置を記載している。これを、図５（ａ）−（ｃ）においてｎ＋／ｐ＋／ｐ−／ｎ１として示す。
図５（ａ）−（ｃ）の各々は、ｎ１領域４２、ｎ２領域４４およびｎ３領域４６を有する。ただし、図５（ａ）は、エミッタトレンチ部３０を有さない。図５（ｂ）は、上部トレンチ絶縁膜３６を有さないが、上部トレンチ絶縁膜３６およびトレンチ電極３２を有する。なお、図５（ｂ）におけるトレンチ電極３２の底部３４は、図５（ｃ）におけるトレンチ電極３２の底部３４よりも浅い。つまり、図５（ｂ）のトレンチ電極３２の底部３４は、図５（ｃ）のトレンチ電極３２の底部３４よりも＋Ｚ方向に位置する。これに応じて、図５（ｂ）の境界４７を、図５（ｃ）の境界４７よりも浅くした。
図６は、（Ａ）順方向電圧印加時、および、（Ｂ）逆方向電圧印加時におけるブレークダウン時の電界強度分布を示すシミュレーション結果である。なお、図５（ｃ）の構成を図６（Ａ）の左側に示す。図６（Ａ）のＡ‐Ａ'における各ジャンクション位置を参考のために点線にて示す。図６（Ａ）および図６（Ｂ）中の（ａ）−（ｃ）は、図５の（ａ）−（ｃ）に対応する。図５（ａ）の結果を点線で示し、図５（ｂ）の結果を細線で示し、図５（ｃ）の結果を太線で示す。縦軸は厚み方向の位置を示し、横軸は電界強度を示す。
図６（Ａ）および図６（Ｂ）において、（ｃ）本例は、厚み方向のほぼ全体に渡って電界強度が（ａ）比較例１および（ｂ）比較例２よりも大きい。これは、エミッタトレンチ部３０の底部３７において、電界強度分布の飛びが発生するからである。
図７は、エミッタトレンチ部３０により耐圧が向上する原理を説明する図である。図７（ａ）は、点ＱにおけるＺ方向の電束密度を示す。また、図７（ｂ）は、点ＱにおけるＸ方向の電界を示す。なお、点Ｑは、エミッタトレンチ部３０の底部３７の所定位置とする。なお、Ｂ‐Ｂ'ラインは、点Ｑを通るＸ方向に平行な直線である。
図７（ａ）において、Ｚ方向に平行な電界成分をＥｎで示す。下部トレンチ絶縁膜３９におけるＺ方向に平行な電界成分をＥｎ３９で示し、ｎ−型ドリフト領域２２におけるＺ方向に平行な電界成分をＥｎ２２で示す。図７（ｂ）において、Ｘ方向に平行な電界成分をＥｔで示す。下部トレンチ絶縁膜３９におけるＸ方向に平行な電界成分をＥｔ３９で示し、ｎ−型ドリフト領域２２におけるＸ方向に平行な電界成分をＥｔ２２で示す。
図７（ａ）に示すように、点Ｑにおいて電束密度は連続であるので、下記の［数１］を満たす。
［数式１］ ε３９・Ｅｎ３９＝ε２２・Ｅｎ２２
図７（ｂ）に示すように、点Ｑにおいて電界は連続であるので、下記の［数２］を満たす。
［数式２］ Ｅｔ３９＝Ｅｔ２２
点Ｑにおいて、Ｅｔ３９とＥｎ３９とはほぼ等しい。それゆえ、［数２］用いて下記の［数３］を得ることができる。なお、［数３］において、「〜」は、ほぼ等しい（ｎｅａｒｌｙ ｅｑｕａｌ）を意味する。
［数式３］ Ｅｔ３９〜Ｅｎ３９＝Ｅｔ２２
上述の様に、本例において、下部トレンチ絶縁膜３９の比誘電率ε３９は、ｎ−型ドリフト領域２２の比誘電率ε２２よりも小さい。つまり、下記の［数４］の関係を満たす。
［数式４］ ε３９＜ε２２
そして、［数１］、［数３］および［数４］から、下記の［数５］を得る。
［数５］ ε３９／ε２２＝Ｅｎ２２／Ｅｎ３９＝Ｅｎ２２／Ｅｔ２２＜１
すなわち、点Ｑにおいて、Ｅｎ２２＜Ｅｔ２２という結論を得る。それゆえ、Ｂ‐Ｂ'ラインにおいて、電界強度分布が不連続となる。特に、ｎ−型ドリフト領域２２の電界強度が、Ｂ‐Ｂ'ラインやりも上方において持ち上げられる。これが、電界強度分布に飛びが発生する原因である。
図８は、室温における基板厚さとブレークダウン電圧との関係を示す図である。横軸は基板厚さを示す。本例における半導体基板１０のおもて面１２からうら面１４までの長さが、基板厚さに相当する。縦軸はブレークダウン電圧（耐圧）を示す。
図５（ａ）の比較例１において、順方向電圧を印加した場合のシミュレーション結果を△で示す。また、当該比較例１から、ｎ２領域４４およびｎ３領域４６を除いた構成を比較例３とする。比較例３において、順方向電圧を印加した場合の耐圧のシミュレーション結果を◇で示す。また、比較例３において、逆方向電圧を印加した場合の耐圧のシミュレーション結果を□で示す。さらに、本例において、順方向電圧を印加した場合の耐圧のシミュレーション結果を×で示し、逆方向電圧を印加した場合の耐圧のシミュレーション結果を×と｜とを組み合わせた記号で示す。
（ｎ−型ドリフト領域２２）なお、比較例３において、ｎ−型ドリフト領域２２のｎ型不純物濃度は１．６２Ｅ＋１４［ｃｍ−３］とした。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ＋１６は１×１０１６を意味する。本例および比較例１においてｎ−型ドリフト領域２２のｎ型不純物濃度は８．９６Ｅ＋１３［ｃｍ−３］とした。
（ｐ−型ベース領域２４）比較例３において、ｐ−型ベース領域２４の接合深さは、約９．６［μｍ］とした。なお、接合深さとは、おもて面１２からｐ−型ベース領域２４の深さ方向下端までの長さを意味する。比較例１において、ｐ−型ベース領域２４の接合深さは、約８．６［μｍ］とした。また、本例において、ｐ−型ベース領域２４の接合深さは、約２．５［μｍ］から４．０［μｍ］とした。
（ｐ型コレクタ領域２９）比較例３、比較例１および本例において、ｐ型コレクタ領域２９のうら面１４からの接合長さは、約０．４［μｍ］から約０．８［μｍ］とした。
（上部トレンチ絶縁膜３６および下部トレンチ絶縁膜３９）本例の上部トレンチ絶縁膜３６および下部トレンチ絶縁膜３９は、酸化シリコン膜とした。酸化シリコンの比誘電率は、約４である。
（ｎ２領域４４）比較例１および本例において、ｎ２領域４４のｎ型不純物の分布は、深さの中心位置にｎ型不純物の最大値を有するガウス分布である。ｎ２領域４４の深さの中心位置とは、図５（ｃ）における境界４７から＋Ｚ方向に、ｎ２領域４４のＺ方向長さの半分の長さだけ移動した位置である。当該ガウス分布の標準偏差σは１［μｍ］とした。ｎ２領域４４を形成する際のｎ型不純物ドーズ濃度は、３Ｅ＋１１［ｃｍ−２］とした。
（ｎ３領域４６）比較例１および本例において、ｎ３領域４６のｎ型不純物の分布は、深さの中心位置にｎ型不純物の最大値を有するガウス分布である。ｎ３領域４６の深さの中心位置とは、図５（ｃ）におけるうら面１４から＋Ｚ方向に、ｎ３領域４６のＺ方向長さの半分の長さだけ移動した位置である。
比較例１および本例において、ｎ３領域４６の深さの中心位置は、うら面１４から１［μｍ］とした。比較例１のガウス分布の標準偏差σは２［μｍ］とした。これに対して、本例のガウス分布の標準偏差σは３［μｍ］とした。比較例１において、ｎ３領域４６を形成する際のｎ型不純物ドーズ濃度は、５Ｅ＋１１［ｃｍ−２］とした。これに対して、本例において、ｎ３領域４６を形成する際のｎ型不純物ドーズ濃度は、８Ｅ＋１１［ｃｍ−２］とした。なお、ｎ１領域４２、ｎ２領域４４およびｎ３領域４６は、各例において最もブレークダウン電圧が高い最適値を選んだ。
本例において、順方向の耐圧は７８２［Ｖ］となり、逆方向の耐圧は７５８［Ｖ］となった。図８に示すように、本例と比較例１とを同じ耐圧にする場合に、本例の半導体基板１０は比較例１よりも約２０［μｍ］薄くすることができる。また、本例と比較例３とを同じ耐圧にする場合に、本例の半導体基板１０は比較例１よりも約１５［μｍ］から約２０［μｍ］薄くすることができる。
図９Ａは、図８において順方向電圧を印加した場合のブレークダウン時における静電ポテンシャル分布を示す図である。図９Ｂは、図８において逆方向電圧を印加した場合のブレークダウン時における静電ポテンシャル分布を示す図である。図９Ａおよび図９Ｂの構成は、図３に示した構成と一致する。また、図９Ａおよび図９ＢにおけるＸ＝２［μｍ］とＸ＝５［μｍ］との間の位置におけるＺ方向の電界強度分布が、図６（Ａ）および図６（Ｂ）にそれぞれ対応する。
図１０Ａから図１０Ｈは、ＲＢ‐ＩＧＢＴ２００の製造方法を示す図である。本製造方法においては、図１０Ａから図１０Ｈの順に各段階を実施する。
図１０Ａは、ｐ型分離領域１８を製造する段階を示す図である。本例の半導体基板１０は、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法により形成されたｎ型シリコン基板である。まず、半導体基板１０のおもて面１２から局所的にｐ型不純物を注入する。その後、ｐ型不純物を熱拡散させることにより、ｐ型分離領域１８を形成する。その後、おもて面１２全体に形成された酸化膜を除去する。
図１０Ｂは、エミッタトレンチ部３０を形成するためのマスク９５に開口９６を形成する段階を示す図である。マスク９５は、厚さ０．３［μｍ］のポリシリコン層９０と、厚さ０．５［μｍ］の酸化シリコン層９２と、厚さ０．３［μｍ］のポリシリコン層９０とを有する。マスク９５をフォトレジスト層９４にパターニングして、開口９６を形成する。本例において、開口９６のＸ方向幅は、４［μｍ］とする。
図１０Ｃは、エッチングによりエミッタトレンチ部３０を形成する段階を示す図である。反応性イオンエッチング（ＲＩＥ）により、マスク９５を介して半導体基板１０をエッチングする。これにより、開口９６により露出されたおもて面１２がエッチングされる。本例では、おもて面１２から−Ｚ方向に６０［μｍ］だけ半導体基板１０をエッチングする。これにより、底部３７および側部３８を有するエミッタトレンチ部３０を形成する。その後、熱酸化を行い、酸化シリコン層９２上に１００［ｎｍ］の熱酸化膜を形成する。酸化シリコン層９２および熱酸化膜を犠牲酸化膜９７で示す。
図１０Ｄは、下部トレンチ絶縁膜３９を形成する段階を示す図である。犠牲酸化膜９７を除去した後に、おもて面１２側から下部トレンチ絶縁膜３９を堆積させる。下部トレンチ絶縁膜３９は、上述のＣＶＤ酸化膜またはＳＯＧ膜であってよい。下部トレンチ絶縁膜３９は、ポリシリコン層９０上およびエミッタトレンチ部３０内に堆積させる。
図１０Ｅは、下部トレンチ絶縁膜３９を部分的に除去する段階を示す図である。当該除去は、ＲＩＥのような異方性エッチングであってよく、湿式エッチングのような等方性エッチングであってもよい。これにより、ポリシリコン層９０および半導体基板１０に対して、下部トレンチ絶縁膜３９だけを選択的に除去する。なお、下部トレンチ絶縁膜３９は、全て除去せずに底部３７から所定のＺ方向長さだけ残す。
図１０Ｆは、上部トレンチ絶縁膜３６を形成する段階を示す図である。まず図１０Ｅの段階において残存するポリシリコン層９０を完全に熱酸化して、その後、これを選択的に除去する。さらにその後、おもて面１２と、下部トレンチ絶縁膜３９の上面（トレンチ電極３２の底部３４に相当する）と、下部トレンチ絶縁膜３９よりも上方の側部３８とに熱酸化膜を形成する。当該熱酸化膜は３０［ｎｍ］から１００［ｎｍ］の厚みを有してよい。
その後、当該熱酸化膜に重ねてさらに、０．５［μｍ］から１．５［μｍ］の厚みを有する追加の酸化膜を形成する。当該追加の酸化膜は、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）と酸素またはオゾンを反応させた酸化膜であってよく、ジクロロシランと亜酸化窒素を原料とした高温酸化膜（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）であってもよい。熱酸化膜と追加の酸化膜とにより上部トレンチ絶縁膜３６を形成する。
図１０Ｇは、トレンチ電極３２を堆積する段階を示す図である。トレンチ電極３２はポリシリコン電極であってよい。トレンチ電極３２は、おもて面１２上に加えて、エミッタトレンチ部３０内にも堆積させる。
図１０Ｈは、トレンチ電極３２を部分的に除去する段階を示す図である。これにより、おもて面１２よりも上方に位置するトレンチ電極３２だけを選択的に除去する。その後、おもて面１２に熱酸化膜を形成する。以降の段階は、既存のＩＧＢＴ形成段階を適用して作成することができるので、大まかに説明する。
まず、おもて面１２側の構造を形成する。まず、活性領域８２において、ｎ２領域４４、ｎ１領域４２、ｐ−型ベース領域２４、ｐ＋型コンタクト領域２８およびｎ＋型エミッタ領域２６を形成する。このとき、終端領域８４において、ｐ＋型領域６２およびｐ−型領域６４も合わせて形成してよい。ｎ型の不純物はボロン（Ｂ）であってよい。また、ｐ型の不純物は、砒素（Ａｓ）またはリン（Ｐ）であってよい。不純物注入後には、適宜熱処理を行う。
次いで、活性領域８２において、ゲート絶縁膜５２、ゲート電極５３、層間絶縁膜５４を形成する。このとき、終端領域８４において、ポリシリコンフィールドプレート６８、第１層間絶縁膜７２および第２層間絶縁膜７４も合わせて形成してよい。上述の様に、層間絶縁膜５４、第１層間絶縁膜７２および第２層間絶縁膜７４は、酸化シリコンであってよい。さらにその後、活性領域８２においてエミッタ電極５５を形成し、終端領域８４において金属フィールドプレート７８を形成する。エミッタ電極５５および金属フィールドプレート７８は、アルミニウムとシリコンとの合金（Ａｌ‐Ｓｉ）であってよい。
その後、うら面１４を研磨して、半導体基板１０の厚さを所望の耐圧に対応する厚さとする。本例では、７５［μｍ］とした。その後、うら面１４側の構造を形成する。まず、ｎ３領域４６を形成する。ｎ３領域４６におけるｎ型不純物は、プロトン（Ｈ＋）であってよい。次いで、ｐ型コレクタ領域２９を形成する。ｐ型コレクタ領域２９におけるｐ型不純物は、リン（Ｐ）であってよい。さらにその後、コレクタ電極５６を形成する。コレクタ電極５６は、−Ｚ方向において、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順で積層して形成してよい。これにより、ＲＢ‐ＩＧＢＴ２００が完成する。
図１１は、ＩＩ‐ＩＩ'断面の他の例を示す図である。本例は、トレンチ型のゲート絶縁膜５２およびゲート電極５３を有する。また、本例では、ｎ１領域４２を設けない。係る点が図２の例との主要な相違点である。なお、本例のゲート絶縁膜５２の最下部は、ｐ−型ベース領域２４よりも下方に位置し、ｎ２領域４４の最下部よりも上方に位置する。ＲＢ‐ＩＧＢＴ２００が、図１１の断面形状を有してよいのは勿論である。この場合、ゲート絶縁膜５２およびゲート電極５３は、エミッタトレンチ部３０と同様に半導体基板１０内に設けられる。
図１２は、第２実施形態におけるＲＢ‐ＩＧＢＴ２１０の上面概要を示す図である。本例のエミッタトレンチ部３０も、上面視した場合に環状に設けられる。この点は、図１の例と同じである。ただし、本例のエミッタトレンチ部３０は、チャネル形成領域２５をＹ方向において挟むように設けられる。エミッタトレンチ部３０における環状形状の長手部は、Ｘ方向に平行である。係る点が、図１の例と異なる。ＲＢ‐ＩＧＢＴ２１０が、図２および図１１の断面形状を有してよいのは勿論である。
本例においても、Ｙ方向に延伸する複数の直線部５８‐２の直下にはチャネル形成領域２５が位置する。図１と同様に、点線によりチャネル形成領域２５を示す。本例おいても、半導体基板１０のおもて面１２を上面視した場合に、エミッタトレンチ部３０は、環状に設けられる。上面視において、１つのエミッタトレンチ部３０は、少なくとも１つのチャネル形成領域２５をＸ方向において挟むように設けられる。本例のエミッタトレンチ部３０は、Ｙ方向において２つのチャネル形成領域２５を囲むように設けられる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・半導体基板、１２・・おもて面、１４・・うら面、１６・・側面、１８・・ｐ型分離領域、２２・・ｎ−型ドリフト領域、２４・・ｐ−型ベース領域、２５・・チャネル形成領域、２６・・ｎ＋型エミッタ領域、２８・・ｐ＋型コンタクト領域、２９・・ｐ型コレクタ領域、３０・・エミッタトレンチ部、３２・・トレンチ電極、３３・・側部、３４・・底部、３５・・頂部、３６・・上部トレンチ絶縁膜、３７・・底部、３８・・側部、３９・・下部トレンチ絶縁膜、４２・・ｎ１領域、４４・・ｎ２領域、４６・・ｎ３領域、４７・・境界、４８・・境界、４９・・境界、５２・・ゲート絶縁膜、５３・・ゲート電極、５４・・層間絶縁膜、５５・・エミッタ電極、５６・・コレクタ電極、５８・・直線部、６０・・フィールドリミッティングリング、６２・・ｐ＋型領域、６４・・ｐ−型領域、６６・・ビア、６８・・ポリシリコンフィールドプレート、７２・・第１層間絶縁膜、７４・・第２層間絶縁膜、７６・・ビア、７８・・金属フィールドプレート、８２・・活性領域、８４・・終端領域、９０・・ポリシリコン層、９２・・酸化シリコン層、９４・・フォトレジスト層、９５・・マスク、９６・・開口、９７・・犠牲酸化膜、１００・・単位構造、２００・・ＲＢ‐ＩＧＢＴ、２１０・・ＲＢ‐ＩＧＢＴ

Claims (13)

  1. 半導体基板の側面に第１導電型の分離領域を有するＲＢ‐ＩＧＢＴであって、
    前記半導体基板は、
    第２導電型のドリフト領域と、
    前記半導体基板のおもて面側に位置する第１導電型のウェル領域と、
    前記ウェル領域のおもて面に選択的に設けられた第２導電型のエミッタ領域と、
    前記ウェル領域のおもて面に選択的に設けられ、前記ウェル領域よりも高い第１導電型の不純物濃度を有するコンタクト領域と、
    前記ドリフト領域よりも下方に設けられた第１導電型のコレクタ領域と、
    前記半導体基板のおもて面からうら面に向かう厚み方向において、前記ドリフト領域まで延伸して設けられたエミッタトレンチ部と
    を備え、
    前記エミッタトレンチ部は、
    前記半導体基板の上方に設けられたエミッタ電極と電気的に接続するトレンチ電極と、
    前記トレンチ電極の底部および側部に直接接する上部トレンチ絶縁膜と、
    前記上部トレンチ絶縁膜の下方に設けられた下部トレンチ絶縁膜と
    を有し、
    前記コンタクト領域は、前記半導体基板のおもて面において、前記エミッタ領域と前記上部トレンチ絶縁膜との間に設けられている
    ＲＢ‐ＩＧＢＴ。
  2. 前記下部トレンチ絶縁膜は、前記ドリフト領域の半導体材料の比誘電率よりも低い比誘電率を有する
    請求項１に記載のＲＢ‐ＩＧＢＴ。
  3. 前記下部トレンチ絶縁膜の比誘電率は、１２よりも小さい
    請求項２に記載のＲＢ‐ＩＧＢＴ。
  4. 前記トレンチ電極の頂部から底部までの長さは、１０μｍ以上２０μｍ以下であり、
    前記トレンチ電極の底部から前記下部トレンチ絶縁膜の底部までの長さは、４０μｍ以上５０μｍ以下である
    請求項１から３のいずれか一項に記載のＲＢ‐ＩＧＢＴ。
  5. 前記エミッタトレンチ部の底部は、前記半導体基板のうら面から１０μｍ以上２０μｍ以下離れている
    請求項１から４のいずれか一項に記載のＲＢ‐ＩＧＢＴ。
  6. 前記ドリフト領域上に設けられ、前記ドリフト領域よりも高い第２導電型の不純物濃度を有する第２の半導体領域をさらに備え、
    前記第２の半導体領域は、前記半導体基板の前記厚み方向と直交する方向において前記上部トレンチ絶縁膜に隣接する請求項１から５のいずれか一項に記載のＲＢ‐ＩＧＢＴ。
  7. 前記半導体基板の前記厚み方向における前記第２の半導体領域と前記ドリフト領域との境界は、前記トレンチ電極の底部よりも上方に位置する
    請求項６に記載のＲＢ‐ＩＧＢＴ。
  8. 前記ウェル領域と前記第２の半導体領域との間に設けられた、第２導電型の第１の半導体領域をさらに備える
    請求項６または７に記載のＲＢ‐ＩＧＢＴ。
  9. 前記第２の半導体領域と前記ドリフト領域との境界から前記半導体基板のおもて面までにおける前記第２の半導体領域の第２導電型の不純物濃度の積分値は、１Ｅ＋１１ｃｍ−２以上５Ｅ＋１１ｃｍ−２以下である
    請求項６から８のいずれか一項に記載のＲＢ‐ＩＧＢＴ。
  10. 第１導電型の前記コレクタ領域と第２導電型の前記ドリフト領域との間に第２導電型の第３の半導体領域とをさらに備える
    請求項６から９のいずれか一項に記載のＲＢ‐ＩＧＢＴ。
  11. 前記第３の半導体領域と前記コレクタ領域との境界から前記第３の半導体領域と前記ドリフト領域との境界までにおける前記第３の半導体領域の第２導電型の不純物濃度の積分値は、３Ｅ＋１１ｃｍ−２以上１０Ｅ＋１１ｃｍ−２以下である
    請求項１０に記載のＲＢ‐ＩＧＢＴ。
  12. 前記半導体基板のおもて面を上面視した場合に、前記エミッタトレンチ部は直線状に設けられたゲート電極の直下のチャネル形成領域の少なくとも１つを挟むように環状に設けられる
    請求項１から１１のいずれか一項に記載のＲＢ‐ＩＧＢＴ。
  13. 前記ゲート電極は、前記半導体基板の上方に設けられる
    請求項１２に記載のＲＢ‐ＩＧＢＴ。
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