JP5298432B2 - 半導体装置およびその製造方法 - Google Patents

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Description

この発明は、トレンチゲート構造を有するＭＩＳ（金属−絶縁膜−半導体）型半導体装置に関する。
図４８は、従来のトレンチゲート構造を有するＭＩＳ型の電界効果トランジスタ（ＦＥＴ）の構成を示す断面図である。図４８に示すように、従来の縦型のトレンチゲート型ｎチャネルＭＩＳＦＥＴでは、ｎドリフト領域１を挟んで、第１の主面側にｐベース領域２、ｎ+ソース領域３およびｐ+コンタクト領域４が形成されており、第２の主面側に、ｎ+ドレイン領域５が形成されている。ゲート絶縁膜６およびゲート電極７は、第１の主面からｐベース領域２を貫通してｎドリフト領域１に達するトレンチ８内に形成されている。
ソース電極９は、ｎ+ソース領域３およびｐ+コンタクト領域４に電気的に接続しているとともに、層間絶縁膜１０によりゲート電極７から絶縁されている。また、ドレイン電極１１は、ｎ+ドレイン領域５に電気的に接続している。図４８において、ｐベース領域２中の符号１２で示す破線、およびｎドリフト領域１中の符号１３で示す破線は、それぞれＭＩＳＦＥＴがオフ状態のときの空乏層の端を示している。
図４９は、図４８のＡ−Ａ’における電界強度分布を模式的に示す特性図である。図４９の縦軸において、Ｂ１、Ｂ２およびＢ３は、それぞれ図４８のＡ−Ａ’におけるｐベース領域２中の空乏層の端１２（Ｂ１）、ｐベース領域２とｎドリフト領域１のｐｎ接合面１４（Ｂ２）、およびｎドリフト領域１中の空乏層の端１３（Ｂ３）に対応している。ＭＩＳＦＥＴの耐圧は、図４９に示す特性図において、最大電界強度が臨界電界強度に達したときの電界分布の面積に相当する。
ところで、ゲート−ドレイン間の容量を低減するために、トレンチの底に厚いＳｉＯ2を設けたＭＩＳ型半導体装置が公知である（例えば、特許文献１参照。）。また、ｎドレインドリフト領域に隣接してｐ型の不純物層を設けた超接合構造のＭＩＳＦＥＴにおいて、ゲート−ドレイン間の容量を低減するために、ゲート電極の下に酸化膜を設けたものが公知である（例えば、特許文献２参照。）。また、ｐｎ接合を形成するｎドレインドリフト領域とｐボディにまたがって、ＳｉＯ2、Ｓｉ3Ｎ4、Ｔａ2Ｏ5、ＳｒＴｉＯ3またはＢａＴｉＯ3よりなるフィールド形成領域が設けられた半導体装置が公知である（例えば、特許文献３参照。）。
また、トレンチの下半部にＳｉＯ2を充填し、トレンチの上半部にゲート電極を設けた構造の半導体装置が公知である（例えば、特許文献４参照。）。また、ゲート電極の下にＳｉＯ2やＳｉ3Ｎ4の誘電体層を設けるとともに、その誘電体に隣接してフィールドプレートを設けた構造のトランジスタが公知である（例えば、特許文献５参照。）。
米国特許出願公開第２００４／０１６６６３６号明細書（Ｆｉｇ．３） 米国特許第５９８１９９６号明細書（Ｆｉｇ．１） 国際公開第２００４／１０２６７０号パンフレット（Ｆｉｇ．７） 特開２００５−３０２９２５号公報（図１） 特開２００３−２０４０６４号公報（図４、図５Ｋ）
パワーＭＯＳ（金属−酸化膜−半導体）ＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のＭＩＳ型パワー半導体装置では、低オン抵抗化が求められている。しかしながら、上記特許文献１に開示された半導体装置では、同文献より、トレンチ底の厚いＳｉＯ2がオン抵抗の低減に寄与しないことが明らかである。従って、Ｎエピタキシャル層（ドリフト領域）を伸長して低濃度化しても、オン抵抗全体に占めるＮエピタキシャル層（ドリフト領域）の抵抗の割合が大きくなるため、トレンチゲート構造にしてゲート電極の数を増やしても、装置全体として充分な低オン抵抗化を達成することができないという問題点がある。
また、上記特許文献２に開示された半導体装置では、ｎドレインドリフト領域に隣接するｐ型不純物層を設けることによって低オン抵抗化を図っており、ゲート電極下の酸化膜は、オン抵抗の低減に寄与していない。ｎドレインドリフト領域とｐ型不純物層のキャリア数に不均衡が生じると、オフ状態のときに残留するキャリアによって空乏層が充分に広がらないため、耐圧が低下してしまう。所望される完全空乏化を実現するためには、ｎドレインドリフト領域とｐ型不純物層の不純物濃度を精密に制御する必要がある。
また、上記特許文献３に開示された半導体装置では、フィールド形成領域がオン電流の流れない無効領域であるため、フィールド形成領域を設けることによって単位素子の幅が広くなり、集積化の妨げになるという問題点がある。また、この半導体装置を作製する際には、ゲート電極用のトレンチとそれよりも深いフィールド形成領域用のトレンチを近接して密に形成し、それらのトレンチを別々に埋める必要があるため、作製するのが非常に困難であるという問題点もある。
さらに、特許文献３には、ダイオード構造におけるシミュレーション結果（同文献のＦＩＧ．４）が開示されている。しかし、我々の研究によれば、特許文献３のＦｉｇ．７に示された構造では、そのシミュレーション結果と同等の効果を得ることが困難である、ということが判明している。その困難である理由は、以下のとおりである。
特許文献３のＦｉｇ．３Ａに示された構造では、同濃度のｐ領域とｎ領域によってｐｎ接合が形成されているので、オフ状態のときにｐ領域とｎ領域の両方に空乏層が充分に広がる。それに対して、特許文献３のＦｉｇ．７に示された構造では、高濃度のｐボディと低濃度のｎドレインドリフト領域によってｐｎ接合が形成されているため、ｎドレインドリフト領域側にしか空乏層が広がらないからである。
仮に、ｐボディ側に空乏層を無理に広げたとしても、空乏層がソース領域に達してしまうため、パンチスルーを起こしてしまう。これを避けるため、ｐボディ側を伸長して充分に空乏層を広げられる範囲を確保したとしても、ｐｎ接合のフィールド形成領域とは反対の面にあるゲート電極の周囲では、等電位面がｎドレインドリフト領域側に押し込まれてしまうため、ｐボディ側の伸長に見合うだけの空乏層の広がりは望めない。逆に、ゲート電極周辺に電界が集中する箇所が生じてしまい、それが原因で耐圧が低下するという不具合や、ｐボディの伸長に伴ってチャネルが長くなり、それによってオン抵抗が増大するという不具合が生じる。
また、上記特許文献４に開示された半導体装置では、ソース−ドレイン間の耐圧を高くするためには、ドリフト層を厚くする必要がある。ドリフト層を厚くしてもオン抵抗を維持または低下させるためには、ゲート駆動電圧を、ソース−ドレイン間の耐圧と同等か、それ以上に高くする必要がある。また、上記特許文献５に開示された半導体装置では、フィールドプレートを設けるため、集積化の妨げになるという問題点がある。
この発明は、上述した従来技術による問題点を解消するため、ドリフト層の厚みを変えずに耐圧を確保でき、また高いゲート駆動電圧を印加しなくてもオン抵抗を低減できる半導体装置を提供することを目的とする。また、この発明は、そのような特性を有する半導体装置を容易に作製する製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型のドリフト領域と、第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、前記ベース領域の表面層に形成された第１導電型のソース領域と、前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第１導電型のドレイン領域と、前記ソース領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた高誘電体と、前記トレンチ内の、前記第１の主面と前記高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、を備え、前記高誘電体の比誘電率がシリコン酸化膜よりも大きく、前記高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする。
また、この発明にかかる半導体装置は、第１導電型のドリフト領域と、第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、前記ベース領域の表面層に形成された第１導電型のソース領域と、前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第１導電型のドレイン領域と、前記ソース領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた高誘電体と、前記トレンチ内の、前記第１の主面と前記高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、を備え、前記高誘電体の比誘電率がシリコン窒化膜よりも大きく、前記高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする。
また、この発明にかかる半導体装置は、第１導電型のドリフト領域と、第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、前記ベース領域の表面層に形成された第１導電型のエミッタ領域と、前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第２導電型のコレクタ領域と、前記エミッタ領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた高誘電体と、前記トレンチ内の、前記第１の主面と前記高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、を備え、前記高誘電体の比誘電率がシリコン酸化膜よりも大きく、前記高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする。
また、この発明にかかる半導体装置は、第１導電型のドリフト領域と、第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、前記ベース領域の表面層に形成された第１導電型のエミッタ領域と、前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第２導電型のコレクタ領域と、前記エミッタ領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた高誘電体と、前記トレンチ内の、前記第１の主面と前記高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、を備え、前記高誘電体の比誘電率がシリコン窒化膜よりも大きく、前記高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、オフ状態のときに前記ドリフト領域中に広がる前記空乏層の前記第１の主面からの深さをｄ 1 とし、前記高誘電体の最も前記第２の主面側の部分の前記第１の主面からの深さをｄ 2 としたときに、（ｄ 1 ―ｄ 2 ）／ｄ 1 ≦０．１を満たすことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記高誘電体が前記ゲート電極に接することを特徴とする。
また、この発明にかかる半導体装置は、第１導電型のドリフト領域と、第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、前記ベース領域の表面層に形成された第１導電型のソース領域と、前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第１導電型のドレイン領域と、前記ソース領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた複数の高誘電体と、前記トレンチ内の、前記第１の主面と前記複数の高誘電体のうちの最も前記第１の主面側の位置に設けられた高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、を備え、前記複数の高誘電体のうちの少なくとも１つの比誘電率がシリコン酸化膜よりも大きく、前記複数の高誘電体のうちの最も前記第２の主面側の位置に設けられた高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする。
また、この発明にかかる半導体装置は、第１導電型のドリフト領域と、第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、前記ベース領域の表面層に形成された第１導電型のソース領域と、前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第１導電型のドレイン領域と、前記ソース領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた複数の高誘電体と、前記トレンチ内の、前記第１の主面と前記複数の高誘電体のうちの最も前記第１の主面側の位置に設けられた高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、を備え、前記複数の高誘電体のうちの少なくとも１つの比誘電率がシリコン窒化膜よりも大きく、前記複数の高誘電体のうちの最も前記第２の主面側の位置に設けられた高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする。
また、この発明にかかる半導体装置は、第１導電型のドリフト領域と、第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、前記ベース領域の表面層に形成された第１導電型のエミッタ領域と、前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第２導電型のコレクタ領域と、前記エミッタ領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた複数の高誘電体と、前記トレンチ内の、前記第１の主面と前記複数の高誘電体のうちの最も前記第１の主面側の位置に設けられた高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、を備え、前記複数の高誘電体のうちの少なくとも１つの比誘電率がシリコン酸化膜よりも大きく、前記複数の高誘電体のうちの最も前記第２の主面側の位置に設けられた高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする。
また、この発明にかかる半導体装置は、第１導電型のドリフト領域と、第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、前記ベース領域の表面層に形成された第１導電型のエミッタ領域と、前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第２導電型のコレクタ領域と、前記エミッタ領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた複数の高誘電体と、前記トレンチ内の、前記第１の主面と前記複数の高誘電体のうちの最も前記第１の主面側の位置に設けられた高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、を備え、前記複数の高誘電体のうちの少なくとも１つの比誘電率がシリコン窒化膜よりも大きく、前記複数の高誘電体のうちの最も前記第２の主面側の位置に設けられた高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、オフ状態のときに前記ドリフト領域中に広がる前記空乏層の前記第１の主面からの深さをｄ 1 とし、前記複数の高誘電体のうちの最も前記第２の主面側の位置に設けられた高誘電体の最も前記第２の主面側の部分の前記第１の主面からの深さをｄ 2 としたときに、（ｄ 1 ―ｄ 2 ）／ｄ 1 ≦０．１を満たすことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記複数の高誘電体のうちの１つが前記ゲート電極に接することを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記複数の高誘電体のうちの１つがシリコン酸化膜であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した半導体装置を製造する方法であって、第１導電型のドリフト領域となる第１導電型の第１の半導体層の上に、第２導電型のベース領域となる第２導電型の第２の半導体層が設けられており、該第２の半導体層の表面から該第２の半導体層を貫通して前記第１の半導体層に達するトレンチを形成するトレンチ形成工程と、前記トレンチ内を高誘電体で埋める高誘電体形成工程と、前記トレンチ内の前記高誘電体の上面が前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側になるように、前記高誘電体を除去する除去工程と、前記トレンチ内の、前記高誘電体が除去された部分にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記トレンチ内の、前記ゲート絶縁膜の内側部分をゲート電極で埋めるゲート電極形成工程と、を含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した半導体装置を製造する方法であって、第１導電型のドリフト領域となる第１導電型の第１の半導体層の上に、第２導電型のベース領域となる第２導電型の第２の半導体層が設けられており、該第２の半導体層の表面から該第２の半導体層を貫通して前記第１の半導体層に達するトレンチを形成するトレンチ形成工程と、前記トレンチの少なくとも側壁面を被う第１の高誘電体を形成する第１の高誘電体形成工程と、前記トレンチ内の、前記第１の高誘電体の内側部分の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側を第２の高誘電体で埋める第２の高誘電体形成工程と、前記トレンチ内の、前記第１の高誘電体の内側部分の前記第２の高誘電体上にゲート電極を埋めるゲート電極形成工程と、を含むことを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記ゲート電極形成工程は、不純物をドーピングしながら前記第２の高誘電体で埋めることによりゲート電極を形成することを特徴とする。
上述した発明によれば、ゲート電極下の高誘電体領域による分極電荷の影響を受けて、オフ状態において最大電界強度が臨界電界強度に達したときの電界分布の形状が三角形状（図４９参照）から矩形状（図２参照）に近づく。その分、電界分布の面積が大きくなり、この面積が耐圧に相当するので、耐圧が向上する。従って、ドリフト領域の不純物濃度が従来と同じであっても、より高い耐圧が得られることになる。つまり、従来と同じ耐圧クラスの場合には、オン抵抗が低減される。また、従来、ゲート電極の下にシリコン窒化膜よりも比誘電率の高い高誘電体を埋め込むことは容易ではなかったが、上述した発明によれば、トレンチ内の下半部に高誘電体が埋め込まれ、同じトレンチ内の上半部にゲート電極が形成される。
本発明にかかる半導体装置およびその製造方法によれば、ドリフト層の厚みを変えずに耐圧を確保できるとともに、高いゲート駆動電圧を印加しなくても、オン抵抗を低減できる。また、本発明にかかる半導体装置の製造方法によれば、そのような特性を有する半導体装置を容易に作製することができる。
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋は、それが付されていない層や領域よりも高不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
実施の形態１．
図１は、この発明の実施の形態１にかかるトレンチゲート型ＭＩＳＦＥＴの構成を示す断面図である。なお、図１には、半導体装置の主要部のハーフセルが示されている。実際の半導体装置の全体構成は、図１に示すハーフセルの構成がその両端をそれぞれ線対称の軸として連続する構成となる（図１４においても同じ）。
図１に示すように、実施の形態１にかかる縦型のトレンチゲート型ｎチャネルＭＩＳＦＥＴでは、ｎドリフト領域２１を挟んで、第１の主面側にｐベース領域２２が形成され、第２の主面側に、ｎ+ドレイン領域２５が形成されている。ｎ+ソース領域２３およびｐ+コンタクト領域２４は、ｐベース領域２２の表面層に互いに隣接して形成されている。
トレンチ２８は、ｎ+ソース領域２３に隣接して、第１の主面からｐベース領域２２およびｎドリフト領域２１を貫通してｎ+ドレイン領域２５に達している。このトレンチ２８の下半部、詳細には、ｐベース領域２２とｎドリフト領域２１からなるｐｎ接合面３４よりも下側の領域は、高誘電体３５により充填されている。高誘電体３５の比誘電率は、シリコン酸化膜（ＳｉＯ2、比誘電率：３．９）よりも高い。
例えば、高誘電体３５として、シリコン窒化膜（Ｓｉ3Ｎ4、比誘電率：〜７）、Ａｌ2Ｏ3（比誘電率：８．５〜１０）、シリケイト（ＺｒＡｌｘＯｙ、比誘電率：１０〜２０）、アルミネート（ＨｆＡｌｘＯｙ、比誘電率：１０〜２０）、ＺｒＯ2（比誘電率：１１〜１８．５）、ＨｆＯ2（比誘電率：２４）、Ｔａ2Ｏ5（比誘電率：〜２５）、Ｌａ2Ｏ3（比誘電率：２７）、ＣｏＴｉＯ3（比誘電率：４０）、ＳｒＴｉＯ3（比誘電率：３００）またはＢａＴｉＯ3（比誘電率：〜５０００）などが挙げられるが、これらに制限されるものではない。好ましくは、高誘電体３５は、シリコン窒化膜よりも比誘電率が高い物質の方がよい。
ゲート絶縁膜２６は、トレンチ２８の、ｐベース領域２２に接する部分の側壁面に沿って設けられている。トレンチ２８内の、ゲート絶縁膜２６の内側部分は、ゲート電極２７により埋められている。ゲート電極２７は、高誘電体３５に接している。なお、高誘電体３５は、ゲート電極２７やｎ+ドレイン領域２５に接していなくてもよいが、高誘電体３５がゲート電極２７およびｎ+ドレイン領域２５の一方または両方に接していれば、その部分の電位が固定されるので、高誘電体３５中、ひいてはｎドリフト領域２１中の電位分布、すなわち電界分布が安定するので、好ましい。
ソース電極２９は、ｎ+ソース領域２３およびｐ+コンタクト領域２４に電気的に接続している。また、ソース電極２９は、層間絶縁膜３０によりゲート電極２７から絶縁されている。また、ドレイン電極３１は、ｎ+ドレイン領域２５に電気的に接続している。図１において、ｐベース領域２２中の符号３２で示す破線、およびｎドリフト領域２１中の符号３３で示す破線は、それぞれＭＩＳＦＥＴがオフ状態のときの空乏層の端を示している。
高誘電体３５が設けられていることによって、オフ状態においては、分極電荷が支配的に電界分布を決めているような状況となるので、図１に示すように、空乏層は、高誘電体３５の近くで下方、すなわち高誘電体３５の下端側へ引っ張られるように伸びる。そのため、高誘電体３５から遠い半導体領域での空乏層の深さ（ｄ1）と、高誘電体３５の最も深い部分の深さ（ｄ2）を比較すると、ｄ2がｄ1よりも深くなるような設計となる。
このような設計になっていれば、ｄ2は、高誘電体３５の最も深い部分がｎドリフト領域２１中にとどまるような深さであってもよい。ただし、オン抵抗を低減するためには、ドリフト領域を短縮するのが効果的であるので、図１に示すように、高誘電体３５の最も深い部分がｎ+ドレイン領域２５に達しているのがよい。
なお、ｄ2がｄ1よりも浅い設計としても構わない。その場合、同じ耐圧（同じｄ1）で比べると、ｎドリフト領域２１の高誘電体３５側壁に面している部分の長さが短くなるので、寄生容量低減によるゲートチャージ特性の改善が期待できる。また、（ｄ1―ｄ2）／ｄ1≦０．１の時は、ｎドリフト領域２１の高誘電体３５に面していない厚み（ｄ1―ｄ2）の部分がバッファ層としての役割を果たすためｄ2がｄ1よりも深い場合よりも耐圧上昇があり、また厚み（ｄ1―ｄ2）分だけｎドリフト領域２１の幅が広がるためＲｏｎＡ[Ω・ｃｍ2]は若干低下し、耐圧とＲｏｎＡとのトレードオフが改善する。ただし、（ｄ1―ｄ2）／ｄ1＞０．１の場合は、トレンチ２８コーナー部のｎドリフト領域２１と高誘電体３５との界面で電界集中が起き、比率（ｄ2／ｄ1）低下に比例して耐圧が劣化するので好ましくない。
図２は、図１のＣ−Ｃ’における電界強度分布を模式的に示す特性図である。図２の縦軸において、Ｅ１、Ｅ２およびＥ３は、それぞれ図１のＣ−Ｃ’におけるｐベース領域２２中の空乏層の端３２（Ｅ１）、ｐベース領域２２とｎドリフト領域２１のｐｎ接合面３４（Ｅ２）、およびｎドリフト領域２１中の空乏層の端３３（Ｅ３）に対応している。図２に示すように、最大電界強度が臨界電界強度に達したときの電界分布の形状は、矩形状に近づく。従って、最大電界強度が臨界電界強度に達したときの電界分布の面積（耐圧に相当する）が従来（図４９参照）よりも大きくなるので、従来よりも耐圧が向上する。
また、Ｍ．Ｂｈａｔｎａｇａｒらによる「Ａｎａｌｙｓｉｓ ｏｆ ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ ｐｏｗｅｒ ｄｅｖｉｃｅ ｐｅｒｆｏｒｍａｎｃｅ」（Ｐｒｏｃ． ＩＳＰＳＤ（１９９１）、ｐ．１７６−１８０）によれば、オン抵抗のいわゆるシリコン極限は、耐圧をＶｂ[Ｖ]とすると、次式で与えられる。なお、Ｒｏｎ[Ω]は、オン抵抗、Ａ[ｃｍ2]は、チップ表面積である。
ＲｏｎＡ＝５．９３×１０-9・Ｖｂ2.5［Ω・ｃｍ2］
高誘電体３５として、比誘電率の高い物質を用いると、オン抵抗がシリコン極限を下回ることもある。オン抵抗がシリコン極限を下回る場合には、特許文献５に開示された半導体装置のようにフィールドプレートを設ける必要がないので、より小型の半導体装置が得られる。また、特許文献４に開示された半導体装置のように、高いゲート駆動電圧を印加する必要もない。
次に、図１に示す構成のＭＩＳＦＥＴの特性についてシミュレーションを行った結果について説明する。図３は、このシミュレーションに用いたＭＩＳＦＥＴのハーフセルを示す断面図である。なお、図３では、高誘電体３５がトレンチ２８の側壁面および底面に沿う外側部分と、その内側に充填された内側部分の二重構造になっているが、外側部分も内側部分も同じ物質でできており、実質的に一体となっている。つまり、図３に示す構成は、図１に示す構成と同じになっている。
耐圧クラスは、６０Ｖである。図３に示すように、第１の主面からｐｎ接合面３４までの深さＸｊ１、ｐｎ接合面３４からｎドリフト領域２１とｎ+ドレイン領域２５の界面までの深さＸｊ２、ｎドリフト領域２１とｎ+ドレイン領域２５の界面から第２の主面までの深さ、すなわちｎ+ドレイン領域２５の厚さＸｊＮは、それぞれ、０．８μｍ、３．１μｍおよび０．１μｍである。また、第１の主面からトレンチ２８の底（高誘電体３５の最も深い部分）までの深さＤｔは、３．９μｍである。また、ゲート絶縁膜２６の厚さは、５００オングストロームである。ゲート電極２７は、ドープトポリシリコンである。ｐベース領域２２の不純物濃度は、２×１０17ｃｍ-3である。
図４は、高誘電体の比誘電率εｒとオン抵抗ＲｏｎＡとの関係のシミュレーション結果を示す特性図である。図４において、特性図を横切る粗い破線は、シリコン極限であり、比誘電率εｒが１０００よりも大きい範囲の細かい破線は、１０００以下の範囲の線を外挿したものである。なお、図４に示すシミュレーション結果は、ｎドリフト領域２１の濃度を調節して耐圧を６０Ｖに設定したときの結果である。図４から、耐圧クラスが６０Ｖである場合には、高誘電体３５の比誘電率がおよそ４０以上であれば、シリコン極限を下回ることがわかる。従って、この耐圧クラスの場合には、より好ましくは、高誘電体３５の比誘電率が４０以上であるのがよい。例えば、高誘電体３５として、ＣｏＴｉＯ3やＳｒＴｉＯ3やＢａＴｉＯ3などが適当である。
図５は、高誘電体の比誘電率εｒとオン抵抗ＲｏｎＡおよび耐圧ＢＶとの関係のシミュレーション結果を示す特性図である。なお、図５に示すシミュレーション結果は、ｎドリフト領域２１の濃度を２×１０16ｃｍ-3とし、ゲート−ソース間電圧を１０Ｖとし、ドレイン−ソース間電圧を０．１Ｖに設定したときの結果である（図６〜図１３に示すシミュレーション結果においても同じ）。図５から、高誘電体３５の比誘電率εｒを高くすることによって、耐圧を増大させることができるとともに、オン抵抗ＲｏｎＡを低減させることができることがわかる。従って、ｎドリフト領域２１の厚みや濃度およびゲート駆動電圧が従来と同じであっても、耐圧の増大とオン抵抗ＲｏｎＡの低減を実現することができる。
図６は、高誘電体の比誘電率εｒと電界分布との関係のシミュレーション結果を示す特性図である。なお、図６において、Ｅ４、Ｅ２およびＥ５は、それぞれ図３の第１の主面（Ｅ４）、ｐベース領域２２とｎドリフト領域２１のｐｎ接合面３４（Ｅ２）、および第２の主面（Ｅ５）に対応している。以下、第１の主面および第２の主面を、それぞれ、基板表面および基板裏面とする。図６から、高誘電体３５の比誘電率εｒを高くすることによって、ｐｎ接合面３４（Ｅ２）の近傍のＨ部での電界が緩和し、また、電界強度分布がトレンチ深さ方向に均一に近づくことがわかる。つまり、図２を参照しながら説明したように、比誘電率εｒが高くなると電界分布の形状が矩形状に近づき、電界分布の面積が増えるので、従来よりも耐圧が向上する。オン状態の場合も同様の理由により、比誘電率εｒが高くなるとドレイン−ソース間の電位勾配が緩和されるので、オン抵抗ＲｏｎＡが低くなる。
図７、図８、図９、図１０、図１１、図１２および図１３は、それぞれ、比誘電率εｒを１、３．９、７、１２、４０、１００および３００に設定したときのＭＩＳＦＥＴ内のポテンシャルのシミュレーション結果を示す断面図である。各図は、ソース電極とドレイン電極間に耐圧ＢＶを印加した場合の電位分布を示しており、ｎドリフト領域２１およびｐベース領域２２において等電位線４０の両端が空乏層の両端である。図７〜図１３から、高誘電体３５の比誘電率εｒが高くなるのに伴って、空乏層がトレンチ２８の深さ方向により広がることがわかる。従って、ｎドリフト領域２１の厚みや濃度が従来と同じであっても、耐圧が向上することがわかる。また、オン状態のときには、ドレイン−ソース間の電位勾配が緩和されて、オン抵抗ＲｏｎＡが低くなることがわかる。
実施の形態２．
図１４は、この発明の実施の形態２にかかるトレンチゲート型ＭＩＳＦＥＴのハーフセルの構成を示す断面図である。図１４に示すように、実施の形態２にかかるＭＩＳＦＥＴが実施の形態１と異なるのは、ゲート電極２７の下に埋め込まれた高誘電体３５が外側部分の高誘電体３６と内側部分の高誘電体３７の二重構造になっていることである。その他の構成は、実施の形態１と同じであるので、同一の符号を付して説明を省略する。
外側部分および内側部分の各高誘電体３６，３７の比誘電率は、シリコン酸化膜（ＳｉＯ2）よりも高く、好ましくはシリコン窒化膜（Ｓｉ3Ｎ4）よりも高いとよい。例えば、これらの高誘電体３６，３７として、実施の形態１において例示した各種の物質が挙げられるが、それらに制限されるものではない。また、外側部分および内側部分の各高誘電体３６，３７のうち、いずれか一方がシリコン酸化膜（ＳｉＯ2）であってもよい。なお、外側部分の高誘電体３６と内側部分の高誘電体３７を同じ高誘電体で構成すれば、実施の形態１となる。
図１４のＪ−Ｊ’における電界強度分布は、図２に模式的に示す特性図と同様である。実施の形態２においても、高誘電体３６，３７の少なくとも一方を比誘電率の高い物質にすると、オン抵抗がシリコン極限を下回ることがある。その場合には、特許文献５に開示された半導体装置のようにフィールドプレートを設ける必要がないので、より小型の半導体装置が得られる。また、特許文献４に開示された半導体装置のように、高いゲート駆動電圧を印加する必要もない。
次に、図１４に示す構成のＭＩＳＦＥＴの特性についてシミュレーションを行った結果について説明する。図１５は、このシミュレーションに用いたＭＩＳＦＥＴのハーフセルを示す断面図である。耐圧クラスは、６０Ｖである。
図１５に示すように、基板表面（第１の主面）からｐｎ接合面３４までの深さＸｊ１、ｐｎ接合面３４からｎドリフト領域２１とｎ+ドレイン領域２５の界面までの深さＸｊ２、ｎドリフト領域２１とｎ+ドレイン領域２５の界面から基板裏面（第２の主面）までの深さ、すなわちｎ+ドレイン領域２５の厚さＸｊＮは、それぞれ、０．８μｍ、３．１μｍおよび６．４μｍである。また、第１の主面からトレンチ２８の底（外側部分の高誘電体３６の最も深い部分）までの深さＤｔは、１０．２μｍである。また、ゲート絶縁膜２６の厚さは、５００オングストロームである。ゲート電極２７は、ドープトポリシリコンである。ｐベース領域２２の不純物濃度は、２×１０17ｃｍ-3である。外側部分の高誘電体３６は、シリコン酸化膜（ＳｉＯ2）である。
ここで、トレンチ２８を深くした理由は、次の通りである。図１６に示すように、トレンチ２８を浅くすると、等電位線４１，４２，４３，４４，４５のうちの空乏層端寄りの等電位線４１，４２，４３が、外側部分の高誘電体３６の、トレンチ２８の底面の部分でつかえてしまうため、ここで電界集中が起こり、耐圧が低下してしまう。それに対して、図１７に示すように、トレンチ２８を十分に深くしてｎ+ドレイン領域２５内に伸びるようにすると、空乏層端寄りの等電位線４１，４２，４３が外側部分の高誘電体３６の、トレンチ２８の底面の部分に到達しないので、電界集中を回避でき、高耐圧を維持することができる。なお、図１６および図１７は、内側部分の高誘電体３７をＳｒＴｉＯ3とした場合のシミュレーション結果である。
図１８は、内側部分の高誘電体の比誘電率εｒとオン抵抗ＲｏｎＡとの関係のシミュレーション結果を示す特性図である。図１８において、特性図を横切る粗い破線は、シリコン極限であり、比誘電率εｒが３００よりも大きい範囲の細かい破線は、３００以下の範囲の線を外挿したものである。なお、図１８に示すシミュレーション結果は、ｎドリフト領域２１の濃度を調節して耐圧を６０Ｖに設定したときの結果である。図１８と図４の比較から明らかなように、耐圧クラスが６０Ｖである場合のオン抵抗ＲｏｎＡの比誘電率εｒ依存性には、実施の形態１と同様の傾向が見られる。
実施の形態２では、内側部分の高誘電体３７の比誘電率がおよそ４０以上であれば、シリコン極限を下回ることがわかる。従って、この耐圧クラスの場合には、より好ましくは、内側部分の高誘電体３７の比誘電率が４０以上であるのがよい。例えば、内側部分の高誘電体３７として、ＣｏＴｉＯ3やＳｒＴｉＯ3やＢａＴｉＯ3などが適当である。
図１９は、内側部分の高誘電体の比誘電率εｒとオン抵抗ＲｏｎＡおよび耐圧ＢＶとの関係のシミュレーション結果を示す特性図である。なお、図１９に示すシミュレーション結果は、ｎドリフト領域２１の濃度を２×１０16ｃｍ-3とし、ゲート−ソース間電圧を１０Ｖとし、ドレイン−ソース間電圧を０．１Ｖに設定したときの結果である（図２０〜図２７に示すシミュレーション結果においても同じ）。図１９と図５の比較から明らかなように、オン抵抗ＲｏｎＡおよび耐圧ＢＶの比誘電率εｒ依存性には、実施の形態１と同様の傾向が見られる。
図２０は、内側部分の高誘電体の比誘電率εｒと電界分布との関係のシミュレーション結果を示す特性図である。なお、図２０において、Ｋ１、Ｋ２およびＫ３は、それぞれ図１５の基板表面（Ｋ１）、ｐベース領域２２とｎドリフト領域２１のｐｎ接合面３４（Ｋ２）、およびｎドリフト領域２１とｎ+ドレイン領域２５の界面（Ｋ３）に対応している。図２０と図６の比較から明らかなように、内側部分の高誘電体３７の比誘電率εｒと電界分布との関係には、実施の形態１と同様の傾向が見られる。
図２１、図２２、図２３、図２４、図２５、図２６および図２７は、それぞれ、内側部分の高誘電体３７の比誘電率εｒを１、３．９、７、１２、４０、１００および３００に設定したときのＭＩＳＦＥＴ内のポテンシャルのシミュレーション結果を示す断面図である。各図は、ソース電極とドレイン電極間に耐圧ＢＶを印加した場合の電位分布を示しており、ｎドリフト領域２１およびｐベース領域２２において等電位線４０の両端が空乏層の両端である。図２１〜図２７から、内側部分の高誘電体３７の比誘電率εｒが高くなるのに伴って、空乏層がトレンチ２８の深さ方向により広がることがわかる。従って、ｎドリフト領域２１の厚みや濃度が従来と同じであっても、耐圧が向上することがわかる。また、オン状態のときには、ドレイン−ソース間の電位勾配が緩和されて、オン抵抗ＲｏｎＡが低くなることがわかる。
図２８は、ｎドリフト領域の不純物濃度と耐圧ＢＶとの関係のシミュレーション結果を示す特性図である。図２８から、内側部分の高誘電体３７の比誘電率εｒが高くなるのに伴って、耐圧ＢＶがピークとなるｎドリフト領域２１の不純物濃度が高濃度側へシフトするのがわかる。例えば、内側部分の高誘電体３７の比誘電率εｒが１００である場合には、ｎドリフト領域２１の不純物濃度（以下、ドリフト濃度とする）が０．５×１０16ｃｍ-3であるときに耐圧ＢＶがピークとなる。それに対して、内側部分の高誘電体３７の比誘電率εｒが３００である場合に耐圧ＢＶがピークとなるのは、ドリフト濃度が２×１０16ｃｍ-3のときであり、比誘電率εｒが１００である場合よりも高濃度側へシフトしている。図２９は、ドリフト濃度とオン抵抗ＲｏｎＡとの関係のシミュレーション結果を示す特性図である。
ここで、耐圧ＢＶがピークをもつメカニズムについて説明する。図３０、図３１、図３２、図３３および図３４は、それぞれ、内側部分の高誘電体３７の比誘電率εｒを３．９、１２、４０、１００および３００に設定したときのドリフト濃度と電界分布との関係のシミュレーション結果を示す特性図である。以下、耐圧がピークとなるときのドリフト濃度を、耐圧ピーク時濃度と称する。
ドリフト濃度が耐圧ピーク時濃度よりも低い場合、図３０〜図３４に示すように、ドリフト濃度を高くしていくと、Ｌ部の電界強度は、耐圧ピーク値までは、臨界値を保つ。一方、Ｍ部の電界強度は、増大する。これは、耐圧を上げる方向に作用する。そして、Ｌ部の電界強度の減少による電界分布の面積減よりもＭ部の電界強度の増大による電界分布の面積増が勝り、それによって、ドリフト濃度を高くするほど耐圧が上昇することになる。ドリフト濃度が耐圧ピーク時濃度よりも高い場合には、Ｌ部の電界強度の減少による電界分布の面積減が、Ｍ部の電界強度の増大による電界分布の面積増よりも勝るので、耐圧が減少する。さらにドリフト濃度を高くすると、Ｍ部の電界強度が臨界に達し、また空乏層もトレンチ２８の浅いところで止まるので、ますます耐圧が減少することになる。
ここで、Ｌ部およびＭ部の電界強度の傾向について説明する。図３０〜図３４に示すように、内側部分の高誘電体３７の比誘電率εｒが同じであれば、ドリフト濃度が低いほど、Ｌ部の電界強度が高くなる。また、同じドリフト濃度でも内側部分の高誘電体３７の比誘電率εｒが高いほど、Ｌ部の電界強度が高くなる（理由については、後述する）ので、Ｌ部の電界強度が臨界値を保つドリフト濃度の限界が高濃度側にシフトする。また、Ｍ部の電界強度については、同じドリフト濃度でも内側部分の高誘電体３７の比誘電率εｒが高いほど、電界強度が低くなる。これは、高誘電体３７により電界が緩和されるからである。
以上のことから、内側部分の高誘電体３７の比誘電率εｒが高いほど、耐圧ＢＶのピークがドリフト濃度の高濃度側にシフトすることになる。また、ドリフト濃度が耐圧ピーク時濃度よりも低い場合には、内側部分の高誘電体３７の比誘電率εｒが高いほど、耐圧の上昇が著しい。これは、上述したように、比誘電率εｒが高いほど、Ｍ部の電界強度が低くなるので、臨界電界強度に達するまで耐圧を上げることができるからである。
ここで、同じドリフト濃度でも内側部分の高誘電体３７の比誘電率εｒが高いほど、Ｌ部の電界強度が高くなる理由について説明する。この説明のために、図２２および図２７において、内側部分の高誘電体３７における空乏層端の等電位線の最大深さをａ１とし、基板表面からｎドリフト領域２１中の空乏層端までの距離をａ２とする。図２２と図２７の比較から明らかなように、内側部分の高誘電体３７の比誘電率εｒが高い方（図２７、比誘電率εｒ：３００）が低い方（図２２、比誘電率εｒ：３．９）よりも、ａ１とａ２の差が大きいことがわかる。
図３５および図３６は、それぞれ、図２２および図２７の破線で囲んだ部分を拡大して模式的に示す断面図である。図３５と図３６の比較から明らかなように、内側部分の高誘電体３７の比誘電率εｒが高い方（図３６、比誘電率εｒ：３００）が低い方（図３５、比誘電率εｒ：３．９）よりも、ｎドリフト領域２１と外側部分の高誘電体３６の界面での等電位線４６，４７，４８の曲がり具合が大きいことがわかる。そして、図３６に示すように、内側部分の高誘電体３７の比誘電率εｒが高いと、外側部分の高誘電体３６において等電位線４６，４７，４８がトレンチ側壁に平行になるため、電界が集中しやすいので、Ｌ部の電界強度が高くなる。
実施の形態３．
図３７〜図４４は、この発明の実施の形態３にかかるトレンチゲート型ＭＩＳＦＥＴの製造方法を示す断面図である。まず、ｎ+ドレイン領域２５となるｎ+基板上に、ｎドリフト領域２１となるｎ半導体層をエピタキシャル成長させる。続いて、そのエピタキシャル成長層の表面にｐ型不純物として例えばホウ素をイオン注入し、熱拡散させることにより、ｐベース領域２２となるｐ半導体層を設ける（図３７）。
次いで、反応性イオンエッチングにより、ｐ半導体層の表面からｎ+基板に達するトレンチ２８を形成する（図３８）。次いで、熱酸化によりトレンチ２８の内周面をシリコン酸化膜（ＳｉＯ2）で覆う（図３９）。このシリコン酸化膜は、実施の形態２のＭＩＳＦＥＴにおいて、外側部分の高誘電体３６となる。トレンチ２８の内周面をシリコン酸化膜で覆うことにより、トレンチ側壁が化学的に安定する。また、ＭＩＳＦＥＴとして完成した際に、ゲート−ドレイン間容量が低減される。
次いで、高誘電体材料を堆積させることによって、トレンチ２８を内側部分の高誘電体３７で充填する（図４０）。次いで、ドライエッチングにより、外側部分の高誘電体３６と内側部分の高誘電体３７の上半部を除去する（図４１）。次いで、熱酸化を行って、トレンチ２８の上半部の側壁面にゲート絶縁膜２６を形成する（図４２）。次いで、トレンチ２８の、ゲート絶縁膜２６の内側部分を、高濃度に不純物をドーピングしたポリシリコンで埋め直して、ゲート電極２７とする（図４３）。
最後に、ｎ型不純物およびｐ型不純物として例えばヒ素およびホウ素をイオン注入し、熱拡散させて、ｎ+ソース領域２３とｐ+コンタクト領域２４を設ける。続いて、通常の半導体装置の製造方法と同様な工程により、ソース電極２９、層間絶縁膜３０およびドレイン電極３１を形成し（図４４）、図１４に示す実施の形態２のＭＩＳＦＥＴが完成する。なお、図３９に示す工程において、外側部分の高誘電体３６として、内側部分の高誘電体３７と同じ材料を用いれば、図１に示す実施の形態１のＭＩＳＦＥＴが完成する。
実施の形態４．
図４５〜図４７は、この発明の実施の形態４にかかるトレンチゲート型ＭＩＳＦＥＴの製造方法を示す断面図である。まず、実施の形態３と同様にして、図３７〜図３９に示す工程を行い、トレンチ２８の内周面をシリコン酸化膜（ＳｉＯ2）で覆う（図３９）。次いで、高誘電体材料を堆積させることによって、トレンチ２８の下半部を内側部分の高誘電体３７で充填する。その際、高誘電体３７の堆積を途中で停止し、ゲート電極の形成領域が埋まらないようにする。トレンチ２８の上半部、すなわちゲート電極を形成する領域のトレンチ側壁には、外側部分の高誘電体３６であるシリコン酸化膜が残っているが、これがゲート絶縁膜２６となる（図４５）。
次いで、トレンチ２８の、ゲート絶縁膜２６の内側部分に、内側部分の高誘電体３７と同じ材料を充填して、トレンチ２８の上半部を埋める。その際、高濃度に不純物をドーピングすることによって、トレンチ２８の上半部に埋めた高誘電体３７に導電性を付与し、ゲート電極２７として機能させる（図４６）。このようにすれば、内側部分の高誘電体３７とゲート電極２７を連続工程で製造できるという利点がある。また、ゲート電極２７と内側部分の高誘電体３７が一体化し、それらの境界における応力が軽減されるという利点がある。
最後に、実施の形態３と同様にして、ｎ+ソース領域２３、ｐ+コンタクト領域２４、ソース電極２９、層間絶縁膜３０およびドレイン電極３１を形成し（図４７）、図１４に示す実施の形態２のＭＩＳＦＥＴが完成する。なお、図３９に示す工程において、外側部分の高誘電体３６として、内側部分の高誘電体３７と同じ材料を用いれば、図１に示す実施の形態１のＭＩＳＦＥＴが完成する。
例えば、内側部分の高誘電体３７をＳｒＴｉＯ3により形成する場合、ニオブ（Ｎｂ）をドーピングしたＳｒＴｉＯ3をゲート電極２７として形成できる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、ゲート電極下の高誘電体領域が複数の材料で形成されていてもよく、その場合、比誘電率が相対的に高い材料の周囲や内側に部分的にシリコン酸化膜のような比誘電率の低い材料が混ざっていてもよい。また、本発明は、ＭＩＳＦＥＴだけでなく、ＩＧＢＴにも適用可能である。ＩＧＢＴに適用する場合には、上述した説明において、ｎ+ソース領域２３およびｎ+ドレイン領域２５を、それぞれ、ｎ+エミッタ領域およびｐ+コレクタ領域と読み替えればよい。さらに、ドリフト領域とｐ+コレクタ領域との間にｎ+バッファ領域を形成してもよい。
以上のように、本発明にかかる半導体装置およびその製造方法は、トレンチゲート構造を有するＭＩＳ型半導体装置に有用であり、特に、高耐圧かつ大電流容量が求められるＭＩＳＦＥＴやＩＧＢＴなどのパワー半導体装置に適している。
この発明の実施の形態１にかかるトレンチゲート型ＭＩＳＦＥＴの構成を示す断面図である。 図１のＣ−Ｃ’における電界強度分布を模式的に示す特性図である。 図１のＭＩＳＦＥＴの特性を調べるためのシミュレーションに用いたＭＩＳＦＥＴの構成を示す断面図である。 図３のＭＩＳＦＥＴにおける高誘電体の比誘電率εｒとオン抵抗ＲｏｎＡとの関係のシミュレーション結果を示す特性図である。 図３のＭＩＳＦＥＴにおける高誘電体の比誘電率εｒとオン抵抗ＲｏｎＡおよび耐圧ＢＶとの関係のシミュレーション結果を示す特性図である。 図３のＭＩＳＦＥＴにおける高誘電体の比誘電率εｒと電界分布との関係のシミュレーション結果を示す特性図である。 図３のＭＩＳＦＥＴにおいて比誘電率εｒを１としたときのポテンシャルのシミュレーション結果を示す断面図である。 図３のＭＩＳＦＥＴにおいて比誘電率εｒを３．９としたときのポテンシャルのシミュレーション結果を示す断面図である。 図３のＭＩＳＦＥＴにおいて比誘電率εｒを７としたときのポテンシャルのシミュレーション結果を示す断面図である。 図３のＭＩＳＦＥＴにおいて比誘電率εｒを１２としたときのポテンシャルのシミュレーション結果を示す断面図である。 図３のＭＩＳＦＥＴにおいて比誘電率εｒを４０としたときのポテンシャルのシミュレーション結果を示す断面図である。 図３のＭＩＳＦＥＴにおいて比誘電率εｒを１００としたときのポテンシャルのシミュレーション結果を示す断面図である。 図３のＭＩＳＦＥＴにおいて比誘電率εｒを３００としたときのポテンシャルのシミュレーション結果を示す断面図である。 この発明の実施の形態２にかかるトレンチゲート型ＭＩＳＦＥＴの構成を示す断面図である。 図１４のＭＩＳＦＥＴの特性を調べるためのシミュレーションに用いたＭＩＳＦＥＴの構成を示す断面図である。 図１５に示すＭＩＳＦＥＴにおいてトレンチを深くした理由を説明する部分拡大断面図である。 図１５に示すＭＩＳＦＥＴにおいてトレンチを深くした理由を説明する部分拡大断面図である。 図１５のＭＩＳＦＥＴにおける高誘電体の比誘電率εｒとオン抵抗ＲｏｎＡとの関係のシミュレーション結果を示す特性図である。 図１５のＭＩＳＦＥＴにおける高誘電体の比誘電率εｒとオン抵抗ＲｏｎＡおよび耐圧ＢＶとの関係のシミュレーション結果を示す特性図である。 図１５のＭＩＳＦＥＴにおける高誘電体の比誘電率εｒと電界分布との関係のシミュレーション結果を示す特性図である。 図１５のＭＩＳＦＥＴにおいて比誘電率εｒを１としたときのポテンシャルのシミュレーション結果を示す断面図である。 図１５のＭＩＳＦＥＴにおいて比誘電率εｒを３．９としたときのポテンシャルのシミュレーション結果を示す断面図である。 図１５のＭＩＳＦＥＴにおいて比誘電率εｒを７としたときのポテンシャルのシミュレーション結果を示す断面図である。 図１５のＭＩＳＦＥＴにおいて比誘電率εｒを１２としたときのポテンシャルのシミュレーション結果を示す断面図である。 図１５のＭＩＳＦＥＴにおいて比誘電率εｒを４０としたときのポテンシャルのシミュレーション結果を示す断面図である。 図１５のＭＩＳＦＥＴにおいて比誘電率εｒを１００としたときのポテンシャルのシミュレーション結果を示す断面図である。 図１５のＭＩＳＦＥＴにおいて比誘電率εｒを３００としたときのポテンシャルのシミュレーション結果を示す断面図である。 図１５のＭＩＳＦＥＴにおけるドリフト濃度と耐圧ＢＶとの関係のシミュレーション結果を示す特性図である。 図１５のＭＩＳＦＥＴにおけるドリフト濃度とオン抵抗ＲｏｎＡとの関係のシミュレーション結果を示す特性図である。 図１５のＭＩＳＦＥＴにおける内側部分の高誘電体３７の比誘電率εｒを３．９に設定したときのドリフト濃度と電界分布との関係のシミュレーション結果を示す特性図である。 図１５のＭＩＳＦＥＴにおける内側部分の高誘電体３７の比誘電率εｒを１２に設定したときのドリフト濃度と電界分布との関係のシミュレーション結果を示す特性図である。 図１５のＭＩＳＦＥＴにおける内側部分の高誘電体３７の比誘電率εｒを４０に設定したときのドリフト濃度と電界分布との関係のシミュレーション結果を示す特性図である。 図１５のＭＩＳＦＥＴにおける内側部分の高誘電体３７の比誘電率εｒを１００に設定したときのドリフト濃度と電界分布との関係のシミュレーション結果を示す特性図である。 図１５のＭＩＳＦＥＴにおける内側部分の高誘電体３７の比誘電率εｒを３００に設定したときのドリフト濃度と電界分布との関係のシミュレーション結果を示す特性図である。 図２２の破線で囲む部分を拡大して模式的に示す断面図である。 図２７の破線で囲む部分を拡大して模式的に示す断面図である。 この発明の実施の形態３にかかるトレンチゲート型ＭＩＳＦＥＴの製造方法を示す断面図である。 この発明の実施の形態３にかかるトレンチゲート型ＭＩＳＦＥＴの製造方法を示す断面図である。 この発明の実施の形態３にかかるトレンチゲート型ＭＩＳＦＥＴの製造方法を示す断面図である。 この発明の実施の形態３にかかるトレンチゲート型ＭＩＳＦＥＴの製造方法を示す断面図である。 この発明の実施の形態３にかかるトレンチゲート型ＭＩＳＦＥＴの製造方法を示す断面図である。 この発明の実施の形態３にかかるトレンチゲート型ＭＩＳＦＥＴの製造方法を示す断面図である。 この発明の実施の形態３にかかるトレンチゲート型ＭＩＳＦＥＴの製造方法を示す断面図である。 この発明の実施の形態３にかかるトレンチゲート型ＭＩＳＦＥＴの製造方法を示す断面図である。 この発明の実施の形態４にかかるトレンチゲート型ＭＩＳＦＥＴの製造方法を示す断面図である。 この発明の実施の形態４にかかるトレンチゲート型ＭＩＳＦＥＴの製造方法を示す断面図である。 この発明の実施の形態４にかかるトレンチゲート型ＭＩＳＦＥＴの製造方法を示す断面図である。 従来のトレンチゲート型ＭＩＳＦＥＴの構成を示す断面図である。 図４８のＡ−Ａ’における電界強度分布を示す模式的に示す特性図である。
符号の説明
２１ ドリフト領域
２２ ベース領域
２３ ソース領域
２５ ドレイン領域
２６ ゲート絶縁膜
２７ ゲート電極
２８ トレンチ
３３ 空乏層の端
３５，３６，３７ 高誘電体

Claims (16)

  1. 第１導電型のドリフト領域と、
    第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、
    前記ベース領域の表面層に形成された第１導電型のソース領域と、
    前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第１導電型のドレイン領域と、
    前記ソース領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、
    前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた高誘電体と、
    前記トレンチ内の、前記第１の主面と前記高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、
    を備え、
    前記高誘電体の比誘電率がシリコン酸化膜よりも大きく、
    前記高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする半導体装置。
  2. 第１導電型のドリフト領域と、
    第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、
    前記ベース領域の表面層に形成された第１導電型のソース領域と、
    前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第１導電型のドレイン領域と、
    前記ソース領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、
    前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた高誘電体と、
    前記トレンチ内の、前記第１の主面と前記高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、
    を備え、
    前記高誘電体の比誘電率がシリコン窒化膜よりも大きく、
    前記高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする半導体装置。
  3. 第１導電型のドリフト領域と、
    第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、
    前記ベース領域の表面層に形成された第１導電型のエミッタ領域と、
    前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第２導電型のコレクタ領域と、
    前記エミッタ領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、
    前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた高誘電体と、
    前記トレンチ内の、前記第１の主面と前記高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、
    を備え、
    前記高誘電体の比誘電率がシリコン酸化膜よりも大きく、
    前記高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする半導体装置。
  4. 第１導電型のドリフト領域と、
    第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、
    前記ベース領域の表面層に形成された第１導電型のエミッタ領域と、
    前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第２導電型のコレクタ領域と、
    前記エミッタ領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、
    前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた高誘電体と、
    前記トレンチ内の、前記第１の主面と前記高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、
    を備え、
    前記高誘電体の比誘電率がシリコン窒化膜よりも大きく、
    前記高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする半導体装置。
  5. オフ状態のときに前記ドリフト領域中に広がる前記空乏層の前記第１の主面からの深さをｄ1とし、前記高誘電体の最も前記第２の主面側の部分の前記第１の主面からの深さをｄ2としたときに、（ｄ1―ｄ2）／ｄ1≦０．１を満たすことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記高誘電体が前記ゲート電極に接することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 第１導電型のドリフト領域と、
    第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、
    前記ベース領域の表面層に形成された第１導電型のソース領域と、
    前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第１導電型のドレイン領域と、
    前記ソース領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、
    前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた複数の高誘電体と、
    前記トレンチ内の、前記第１の主面と前記複数の高誘電体のうちの最も前記第１の主面側の位置に設けられた高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、
    を備え、
    前記複数の高誘電体のうちの少なくとも１つの比誘電率がシリコン酸化膜よりも大きく、
    前記複数の高誘電体のうちの最も前記第２の主面側の位置に設けられた高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする半導体装置。
  8. 第１導電型のドリフト領域と、
    第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、
    前記ベース領域の表面層に形成された第１導電型のソース領域と、
    前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第１導電型のドレイン領域と、
    前記ソース領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、
    前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた複数の高誘電体と、
    前記トレンチ内の、前記第１の主面と前記複数の高誘電体のうちの最も前記第１の主面側の位置に設けられた高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、
    を備え、
    前記複数の高誘電体のうちの少なくとも１つの比誘電率がシリコン窒化膜よりも大きく、
    前記複数の高誘電体のうちの最も前記第２の主面側の位置に設けられた高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする半導体装置。
  9. 第１導電型のドリフト領域と、
    第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、
    前記ベース領域の表面層に形成された第１導電型のエミッタ領域と、
    前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第２導電型のコレクタ領域と、
    前記エミッタ領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、
    前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた複数の高誘電体と、
    前記トレンチ内の、前記第１の主面と前記複数の高誘電体のうちの最も前記第１の主面側の位置に設けられた高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、
    を備え、
    前記複数の高誘電体のうちの少なくとも１つの比誘電率がシリコン酸化膜よりも大きく、
    前記複数の高誘電体のうちの最も前記第２の主面側の位置に設けられた高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする半導体装置。
  10. 第１導電型のドリフト領域と、
    第２の主面との間に前記ドリフト領域を挟んで第１の主面側に形成された第２導電型のベース領域と、
    前記ベース領域の表面層に形成された第１導電型のエミッタ領域と、
    前記第１の主面との間に前記ドリフト領域を挟んで前記第２の主面側に形成された第２導電型のコレクタ領域と、
    前記エミッタ領域に接して前記第１の主面から前記ベース領域を貫通して前記ドリフト領域に達し、前記ドレイン領域に達しないトレンチと、
    前記トレンチ内の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側に埋め込まれた複数の高誘電体と、
    前記トレンチ内の、前記第１の主面と前記複数の高誘電体のうちの最も前記第１の主面側の位置に設けられた高誘電体との間に形成されたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、
    を備え、
    前記複数の高誘電体のうちの少なくとも１つの比誘電率がシリコン窒化膜よりも大きく、
    前記複数の高誘電体のうちの最も前記第２の主面側の位置に設けられた高誘電体の最も前記第２の主面側の部分が、オフ状態のときに前記ドリフト領域中に広がり前記ドレイン領域に形成されない空乏層の端よりも前記第１の主面側に位置することを特徴とする半導体装置。
  11. オフ状態のときに前記ドリフト領域中に広がる前記空乏層の前記第１の主面からの深さをｄ1とし、前記複数の高誘電体のうちの最も前記第２の主面側の位置に設けられた高誘電体の最も前記第２の主面側の部分の前記第１の主面からの深さをｄ2としたときに、（ｄ1―ｄ2）／ｄ1≦０．１を満たすことを特徴とする請求項７〜１０のいずれか一つに記載の半導体装置。
  12. 前記複数の高誘電体のうちの１つが前記ゲート電極に接することを特徴とする請求項７〜１１のいずれか一つに記載の半導体装置。
  13. 前記複数の高誘電体のうちの１つがシリコン酸化膜であることを特徴とする請求項７〜１２のいずれか一つに記載の半導体装置。
  14. 前記請求項１〜１３のいずれか一つに記載の半導体装置を製造する方法であって、
    第１導電型のドリフト領域となる第１導電型の第１の半導体層の上に、第２導電型のベース領域となる第２導電型の第２の半導体層が設けられており、該第２の半導体層の表面から該第２の半導体層を貫通して前記第１の半導体層に達するトレンチを形成するトレンチ形成工程と、
    前記トレンチ内を高誘電体で埋める高誘電体形成工程と、
    前記トレンチ内の前記高誘電体の上面が前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側になるように、前記高誘電体を除去する除去工程と、
    前記トレンチ内の、前記高誘電体が除去された部分にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    前記トレンチ内の、前記ゲート絶縁膜の内側部分をゲート電極で埋めるゲート電極形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  15. 前記請求項１〜１３のいずれか一つに記載の半導体装置を製造する方法であって、
    第１導電型のドリフト領域となる第１導電型の第１の半導体層の上に、第２導電型のベース領域となる第２導電型の第２の半導体層が設けられており、該第２の半導体層の表面から該第２の半導体層を貫通して前記第１の半導体層に達するトレンチを形成するトレンチ形成工程と、
    前記トレンチの少なくとも側壁面を被う第１の高誘電体を形成する第１の高誘電体形成工程と、
    前記トレンチ内の、前記第１の高誘電体の内側部分の、前記ベース領域と前記ドリフト領域との接合面よりも前記第２の主面側を第２の高誘電体で埋める第２の高誘電体形成工程と、
    前記トレンチ内の、前記第１の高誘電体の内側部分の前記第２の高誘電体上にゲート電極を埋めるゲート電極形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  16. 前記ゲート電極形成工程は、不純物をドーピングしながら前記第２の高誘電体で埋めることによりゲート電極を形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
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