CN101236991A - 半导体器件及其制造方法 - Google Patents

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Abstract

在具有沟槽栅极结构的MIS类型的半导体器件中，可在不改变漂移层厚度的情况下确保耐压，并可在不施加高栅极驱动电压的情况下减小导通电阻。用相对介电常数高于氧化硅膜，较佳的是高于氮化硅膜的高介电常数电介质35填充延伸通过p基区22进入n漂移区21的沟槽28的下半部，并在高介电常数电介质35上制造包括栅极绝缘体26和栅电极27的绝缘栅极结构。将高介电常数电介质35的最深部分的深度d2设计成比远离高介电常数电介质35的半导体区域中的耗尽层的深度d1深。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种具有沟槽栅极结构的金属-绝缘体-半导体(MIS)类型的半导体器件。
背景技术
图48是示出具有常规的沟槽栅极结构的MIS类型的场效应晶体管(FET)的构造的横截面图。如图48所示，在常规的垂直沟槽栅极类型的n沟道MISFET中，p基区2、n+源区3和p+接触区4形成于n漂移区1的第一主表面侧，而n+漏区5形成于n漂移区1的第二主表面侧。栅极绝缘体6和栅电极7形成于从第一主表面延伸穿过p基区2进入n漂移区1的沟槽8中。
源电极9电连接到n+源区3和p+接触区4，并通过层间绝缘体10与栅电极7绝缘。漏电极11电连接到n+漏区5。在图48中，在p基区2中由附图标记12指示的虚线及在n漂移区1中由附图标记13指示的虚线表示在MISFET处于截止状态时耗尽层的边缘。
图49是示意性示出图48中所示的A-A’处电场强度的分布的特性图。图49中纵轴上的附图标记B1、B2和B3分别对应于图48中所示的A-A’处的p基区2中的耗尽层的边缘12(B1)，p基区2和n漂移区1之间的pn结14(B2)以及n漂移区1中耗尽层的边缘13(B3)。MISFET的耐压对应于在最大电场强度达到图49所示的特性图中的临界电场强度时电场分布的范围。
为了减小栅-漏电容，已知在MISFET类型的半导体器件的沟槽的底部上设置厚SiO2(参见，例如美国专利申请公开No.2004/0166636，图3)。为了减小栅-漏电容，还已知在具有超级结结构的MISFET中的栅电极下设置氧化物膜，在该MISFET中p型杂质层被设置成与n漏/漂移区相邻(参见，例如美国专利No.5,981,996，图1)。还已知具有可形成Pn结的由n漏/漂移区上的SiO2、Si3N4、Ta2O5、SrTiO3或BaTiO3形成的场形成区以及p基体半导体器件(参见，例如WO 2004/102670，图7)。
还有一种已知的半导体器件，它具有一种用SiO2填充沟槽下半部而沟槽上半部具有栅电极的结构(参见，例如JP-A-2005-302925)。还有一种已知的晶体管，它具有一种将由SiO2或Si3N4形成的介电层设置在栅电极下并将场板设置成与该介电层相邻的结构(参见，例如JP-A-2003-204064，图4和5K)。
[专利文献1]美国专利申请公开No.2004/0166636(图3)
[专利文献2]美国专利No.5,981,996(图1)
[专利文献3]WO 2004/102670(图7)
[专利文献4]JP-2005-302925(图1)
[专利文献5]JP-A-2003-204064(图4和5K)
发明内容
要解决的技术问题
需要减小诸如功率MOS(金属氧化物半导体)FET和IGBT(绝缘栅极双极晶体管)之类的MIS类型的功率半导体器件的导通电阻。然而，在美国专利申请公开No.2004/0166636中公开的半导体器件中，从文献显而易见沟槽底部上的厚SiO2不会有助于减小导通电阻。因此，尽管延伸N外延层(漂移区)可减小其浓度，但它增加了N外延层(漂移区)的电阻相对于总导通电阻的比例，使得通过采用沟槽栅极结构增加栅电极的数量很遗憾不能实现减小整个器件的导通电阻。
在美国专利No.5,981,996中公开的半导体器件中，企图通过提供与n漏/漂移区相邻的p型杂质层来减小导通电阻，但栅电极下的氧化物膜不会有助于导通电阻的减小。当n漏/漂移区和p型杂质层中的载流子的数量不平衡时，由于在截止状态下的残余载流子，耗尽层不会扩张，导致耐压减小。为了实现期望的完全耗尽，需要精确控制n漏/漂移区和p型杂质层中的杂质浓度。
在WO 2004/102670中公开的半导体器件中，由于场形成区是没有电流流过的空区，提供场形成区增加了单元的宽度，不利地导致较低的集成度。此外，为了制造该半导体器件，需要形成用于栅电极的沟槽以及比栅电极沟槽深的用于场形成区的沟槽，并且这些沟槽彼此非常接近并分别填充这些沟槽，很遗憾地导致非常复杂的制造。
在WO 2004/102670中，还公开了二极管结构的模拟结果(WO 2004/102670，图4)。然而，根据由发明人进行的研究，发现在WO 2004/102670中图7所示的结构很难提供可与该模拟结果比较的效果。原因如下：
在WO 2004/102670中图3A所示的结构中，pn结由相同浓度的p区和n区形成，使得耗尽层在截止状态下充分扩张到p区和n区两个区。相反，在WO2004/102670中图7所示的结构中，pn结由高浓度的p基体和低浓度的n漏/漂移区形成，使得耗尽层仅扩张到n漏/漂移区。
即使强制耗尽层扩张到p基体中，耗尽层将达到源区，导致击穿。为了避免这一情况，即使将p基体延伸以保证用于耗尽层扩张的足够的范围，位于与pn结的场形成区相对的表面上的栅电极附近区域中的等电位面也被推入n漏/漂移区，使得不能实现可与p基体的延伸相比较的耗尽层的期望的扩张。相反，在电场集中的栅电极周围形成了不期望的部分，不利地导致耐压减小。此外，延伸的p基体增加了沟道的长度，不利地导致导通电阻增加。
在JP-A-2005-302925中公开的半导体器件中，需要增加漂移层的厚度以便增加源-漏耐压。为了维持或减小导通电阻，即使在漂移层较厚时，也需要增加栅极驱动电压以便可与源-漏耐压或更高的电压相比较。在JP-A-2003-204064中公开的半导体器件中，提供场板不利地阻碍了更高的集成度。
为了解决与有关技术相关联的上述问题，本发明的目的是提供一种半导体器件，它能够在不改变漂移层的厚度的情况下保证耐压并且在不施加高的栅极驱动电压的情况下减小导通电阻。本发明的另一个目的是提供一种易于制造具有这种性质的半导体器件的方法。
解决问题的手段
为了解决以上的问题并实现各目的，根据本发明的权利要求1的半导体器件包括：第一导电类型的漂移区；形成于第一主表面侧上的第二导电类型的基区，并且漂移区夹在第二主表面和基区之间；形成于第二导电类型的基区的表面层上的第一导电类型的源区；形成于第二主表面侧上的第一导电类型的漏区，并且漂移区夹在第一主表面和漏区之间；与源区相邻形成的沟槽，该沟槽从第一主表面延伸通过基区进入漂移区；绝缘栅极结构，该绝缘栅极结构包括在沟槽的上半部中形成的栅极绝缘体和栅电极；以及填充沟槽的下半部的高介电常数电介质；其中高介电常数电介质的相对介电常数大于氧化硅膜的相对介电常数。
根据本发明的权利要求2的半导体器件包括：第一导电类型的漂移区；形成于第一主表面侧上的第二导电类型的基区，并且漂移区夹在第二主表面和基区之间；形成于第二导电类型的基区的表面层上的第一导电类型的源区；形成于第二主表面侧上的第一导电类型的漏区，并且漂移区夹在第一主表面和漏区之间；与源区相邻形成的沟槽，该沟槽从第一主表面延伸通过基区进入漂移区；绝缘栅极结构，该绝缘栅极结构包括在沟槽的上半部中形成的栅极绝缘体和栅电极；以及填充沟槽的下半部的高介电常数电介质；其中高介电常数电介质的相对介电常数大于氮化硅膜的相对介电常数。
根据本发明的权利要求3的半导体器件包括：第一导电类型的漂移区；形成于第一主表面侧上的第二导电类型的基区，并且漂移区夹在第二主表面和基区之间；形成于第二导电类型的基区的表面层上的第一导电类型的发射极区；形成于第二主表面侧上的第二导电类型的集电极区，并且漂移区夹在第一主表面和集电极区之间；与发射极区相邻形成的沟槽，该沟槽从第一主表面延伸通过基区进入漂移区；绝缘栅极结构，该绝缘栅极结构包括在沟槽的上半部中形成的栅极绝缘体和栅电极；以及填充沟槽的下半部的高介电常数电介质；其中高介电常数电介质的相对介电常数大于氧化硅膜的相对介电常数。
根据本发明的权利要求4的半导体器件包括：第一导电类型的漂移区；形成于第一主表面侧上的第二导电类型的基区，并且漂移区夹在第二主表面和基区之间；形成于第二导电类型的基区的表面层上的第一导电类型的发射极区；形成于第二主表面侧上的第二导电类型的集电极区，并且漂移区夹在第一主表面和集电极区之间；与发射极区相邻形成的沟槽，该沟槽从第一主表面延伸通过基区进入漂移区；绝缘栅极结构，该绝缘栅极结构包括在沟槽的上半部中形成的栅极绝缘体和栅电极；以及填充沟槽的下半部的高介电常数电介质；其中高介电常数电介质的相对介电常数大于氮化硅膜的相对介电常数。
在根据本发明的权利要求5的半导体器件中，根据本发明的权利要求1或2的半导体器件被构造成使得高介电常数电介质与漏区接触。在根据本发明的权利要求6的半导体器件中，根据本发明的权利要求3或4的半导体器件被构造成使得高介电常数电介质与集电极区接触。在根据本发明的权利要求7的半导体器件中，根据本发明的权利要求1至6中的任一项的半导体器件被构造成使得高介电常数电介质的最深部分比在截止状态中耗尽层延伸到漂移区的边缘要深。在根据本发明的权利要求8的半导体器件中，根据本发明的权利要求1至7中的任一项的半导体器件被构造成使得高介电常数电介质与栅电极接触。
根据本发明的权利要求9的半导体器件包括：第一导电类型的漂移区；形成于第一主表面侧上的第二导电类型的基区，并且漂移区夹在第二主表面和基区之间；形成于第二导电类型的基区的表面层上的第一导电类型的源区；形成于第二主表面侧上的第一导电类型的漏区，并且漂移区夹在第一主表面和漏区之间；与源区相邻形成的沟槽，该沟槽从第一主表面延伸通过基区进入漂移区；绝缘栅极结构，该绝缘栅极结构包括在沟槽的上半部中形成的栅极绝缘体和栅电极；以及填充沟槽的下半部的多种高介电常数电介质；其中多种高介电常数电介质中的至少一种的相对介电常数大于氧化硅膜的相对介电常数。
根据本发明的权利要求10的半导体器件包括：第一导电类型的漂移区；形成于第一主表面侧上的第二导电类型的基区，并且漂移区夹在第二主表面和基区之间；形成于第二导电类型的基区的表面层上的第一导电类型的源区；形成于第二主表面侧上的第一导电类型的漏区，并且漂移区夹在第一主表面和漏区之间；与源区相邻形成的沟槽，该沟槽从第一主表面延伸通过基区进入漂移区；绝缘栅极结构，该绝缘栅极结构包括在沟槽的上半部中形成的栅极绝缘体和栅电极；以及填充沟槽的下半部的多种高介电常数电介质，其中多种高介电常数电介质中的至少一种的相对介电常数大于氮化硅膜的相对介电常数。
根据本发明的权利要求11的半导体器件包括：第一导电类型的漂移区；形成于第一主表面侧上的第二导电类型的基区，并且漂移区夹在第二主表面和基区之间；形成于第二导电类型的基区的表面层上的第一导电类型的发射极区；形成于第二主表面侧上的第二导电类型的集电极区，并且漂移区夹在第一主表面和集电极区之间；与发射极区相邻形成的沟槽，该沟槽从第一主表面延伸通过基区进入漂移区；绝缘栅极结构，该绝缘栅极结构包括在沟槽的上半部中形成的栅极绝缘体和栅电极；以及填充沟槽的下半部的多种高介电常数电介质，其中多种高介电常数电介质中的至少一种的相对介电常数大于氧化硅膜的相对介电常数。
根据本发明的权利要求12的半导体器件包括：第一导电类型的漂移区；形成于第一主表面侧上的第二导电类型的基区，并且漂移区夹在第二主表面和基区之间；形成于第二导电类型的基区的表面层上的第一导电类型的发射极区；形成于第二主表面侧上的第二导电类型的集电极区，并且漂移区夹在第一主表面和集电极区之间；与发射极区相邻形成的沟槽，该沟槽从第一主表面延伸通过基区进入漂移区；绝缘栅极结构，该绝缘栅极结构包括在沟槽的上半部中形成的栅极绝缘体和栅电极；以及填充沟槽的下半部的多种高介电常数电介质，其中多种高介电常数电介质中的至少一种的相对介电常数大于氮化硅膜的相对介电常数。
在根据本发明的权利要求13的半导体器件中，根据本发明的权利要求9或10的半导体器件被构造成使得多种高介电常数电介质之一与漏区接触。在根据本发明的权利要求14的半导体器件中，根据本发明的权利要求11或12的半导体器件被构造成使得多种高介电常数电介质之一与集电极区接触。在根据本发明的权利要求15的半导体器件中，根据本发明的权利要求9至14中的任一项的半导体器件被构造成使得多种高介电常数电介质之一与栅电极接触。在根据本发明的权利要求16的半导体器件中，根据本发明的权利要求9至15中的任一项的半导体器件被构造成使得多种高介电常数电介质之一是氧化硅膜。在根据本发明的权利要求17的半导体器件中，根据本发明的权利要求9至16中的任一项的半导体器件被构造成使得多种高介电常数电介质的设置在最深位置的高介电常数电介质的最深部分比在截止状态中耗尽层延伸到漂移区的边缘要深。
根据本发明的权利要求18的半导体器件的制造方法是一种用于制造根据权利要求1至17中的任一项的半导体器件的方法，该方法包括：在第一导电类型的第一半导体层上设置第二导电类型的第二半导体层并形成从第二半导体层的表面穿过第二半导体层进入第一半导体层的沟槽的沟槽形成步骤，该第一半导体层将成为第一导电类型的漂移区，该第二半导体层将成为第二导电类型的基区；用高介电常数电介质填充沟槽的高介电常数电介质形成步骤；去除沟槽中的高介电常数电介质的上半部的去除步骤；在沟槽中高介电常数电介质已被去除的部分上形成栅极绝缘体的栅极绝缘体形成步骤；以及用栅电极填充沟槽在栅极绝缘体以内的部分的栅电极形成步骤。
据本发明的权利要求19的半导体器件的制造方法是一种用于制造根据权利要求1至17中的任一项的半导体器件的方法，该方法包括：在第一导电类型的第一半导体层上设置第二导电类型的第二半导体层并形成从第二半导体层的表面穿过第二半导体层进入第一半导体层的沟槽的沟槽形成步骤，该第一半导体层将成为第一导电类型的漂移区，该第二半导体层将成为第二导电类型的基区；形成第一高介电常数电介质以至少覆盖沟槽的侧壁表面的第一高介电常数电介质形成步骤；用第二高介电常数电介质填充沟槽中在第一高介电常数电介质以内的下半部分的第二高介电常数电介质形成步骤；以及用栅电极填充沟槽中在第一高介电常数电介质以内的上半部分的栅电极形成步骤。在根据本发明的权利要求20的半导体器件的制造方法中，根据权利要求19的栅电极形成步骤被构造成使得栅电极是通过用第二高介电常数电介质来填充沟槽中第一高介电常数电介质以内的部分的上半部同时将杂质掺杂到第二高介电常数电介质中来形成的。
根据本发明的权利要求1至17，当最大电场强度在截止状态下受栅电极下的高介电常数电介质区域中的极化电荷的影响达到的临界电场强度时，电场分布的形状从三角形形状(参见图49)接近矩形形状(参见图2)。电场分布的面积相应地增加，并且该面积对应于耐压，导致耐压提高。因此，即使漂移区中的杂质浓度与常规值相同，也可实现较高的耐压。即，当耐压级与常规值相同时，导通电阻减小。此外，尽管通常很难用相对介电常数高于氮化硅膜的高介电常数电介质填充沟槽中栅电极下的部分，但根据本发明的权利要求18至19，沟槽的下半部用高介电常数电介质填充并且在同一沟槽的上半部中形成栅电极。
本发明的优点
利用根据本发明的半导体器件及其制造方法，可在不改变漂移层厚度的情况下确保耐压，并可在不施加高栅极驱动电压的情况下减小导通电阻。利用根据本发明的半导体器件的制造方法，可容易地制造具有这些性质的半导体器件。
附图说明
图1是示出根据本发明的第一实施例的沟槽栅极类型的MISFET的构造的横截面图。
图2是图解示出在图1所示的C-C’处电场强度分布的特性图。
图3是示出在用于分析图1的MISFET的特性的模拟中使用的MISFET的构造的横截面图。
图4是示出在图3的MISFET中高介电常数电介质的相对介电常数εr和导通电阻RonA之间的关系的模拟结果的特性图。
图5是示出在图3的MISFET中高介电常数电介质的相对介电常数εr、导通电阻RonA和耐压BV之间的关系的模拟结果的特性图。
图6是示出在图3的MISFET中高介电常数电介质的相对介电常数εr和电场分布之间的关系的模拟结果的特性图。
图7是示出在图3的MISFET中将相对介电常数εr设置为1时电位的模拟结果的横截面图。
图8是示出在图3的MISFET中将相对介电常数εr设置为3.9时电位的模拟结果的横截面图。
图9是示出在图3的MISFET中将相对介电常数εr设置为7时电位的模拟结果的横截面图。
图10是示出在图3的MISFET中将相对介电常数εr设置为12时电位的模拟结果的横截面图。
图11是示出在图3的MISFET中将相对介电常数εr设置为40时电位的模拟结果的横截面图。
图12是示出在图3的MISFET中将相对介电常数εr设置为100时电位的模拟结果的横截面图。
图13是示出在图3的MISFET中将相对介电常数εr设置为300时电位的模拟结果的横截面图。
图14是示出根据本发明的第二实施例的沟槽栅极类型的MISFET的构造的横截面图。
图15是示出在用于分析图14的MISFET的特性的模拟中使用的MISFET构造的横截面图。
图16是用于解释图15所示的MISFET中沟槽较深的原因的部分、放大横截面图。
图17是用于解释图15所示的MISFET中沟槽较深的原因的部分、放大横截面图。
图18是示出在图15的MISFET中高介电常数电介质的相对介电常数εr和导通电阻RonA之间的关系的模拟结果的特性图。
图19是示出在图15的MISFET中高介电常数电介质的相对介电常数εr、导通电阻RonA和耐压BV之间的关系的模拟结果的特性图。
图20是示出在图15的MISFET中高介电常数电介质的相对介电常数εr和电场分布之间的关系的模拟结果的特性图。
图21是示出在图15的MISFET中将相对介电常数εr设置为1时电位的模拟结果的横截面图。
图22是示出在图15的MISFET中将相对介电常数εr设置为3.9时电位的模拟结果的横截面图。
图23是示出在图15的MISFET中将相对介电常数εr设置为7时电位的模拟结果的横截面图。
图24是示出在图15的MISFET中将相对介电常数εr设置为12时电位的模拟结果的横截面图。
图25是示出在图15的MISFET中将相对介电常数εr设置为40时电位的模拟结果的横截面图。
图26是示出在图15的MISFET中将相对介电常数εr设置为100时电位的模拟结果的横截面图。
图27是示出在图15的MISFET中将相对介电常数εr设置为300时电位的模拟结果的横截面图。
图28是示出在图15的MISFET中漂移浓度和耐压BV之间的关系的模拟结果的特性图。
图29是示出在图15的MISFET中漂移浓度和导通电阻RonA之间的关系的模拟结果的特性图。
图30是示出在将图15的MISFET中内部高介电常数电介质37的相对介电常数εr设置为3.9时漂移浓度和电场分布之间的关系的模拟结果的特性图。
图31是示出在将图15的MISFET中内部高介电常数电介质37的相对介电常数εr设置为12时漂移浓度和电场分布之间的关系的模拟结果的特性图。
图32是示出在将图15的MISFET中内部高介电常数电介质37的相对介电常数εr设置为40时漂移浓度和电场分布之间的关系的模拟结果的特性图。
图33是示出在将图15的MISFET中内部高介电常数电介质37的相对介电常数εr设置为100时漂移浓度和电场分布之间的关系的模拟结果的特性图。
图34是示出在将图15的MISFET中内部高介电常数电介质37的相对介电常数εr设置为300时漂移浓度和电场分布之间的关系的模拟结果的特性图。
图35是图解示出由图22中的虚线圈出的部分的放大横截面图。
图36是图解示出由图27中的虚线圈出的部分的放大横截面图。
图37是示出根据本发明的第三实施例的沟槽栅极类型的MISFET的制造方法的横截面图。
图38是示出根据本发明的第三实施例的沟槽栅极类型的MISFET的制造方法的横截面图。
图39是示出根据本发明的第三实施例的沟槽栅极类型的MISFET的制造方法的横截面图。
图40是示出根据本发明的第三实施例的沟槽栅极类型的MISFET的制造方法的横截面图。
图41是示出根据本发明的第三实施例的沟槽栅极类型的MISFET的制造方法的横截面图。
图42是示出根据本发明的第三实施例的沟槽栅极类型的MISFET的制造方法的横截面图。
图43是示出根据本发明的第三实施例的沟槽栅极类型的MISFET的制造方法的横截面图。
图44是示出根据本发明的第三实施例的沟槽栅极类型的MISFET的制造方法的横截面图。
图45是示出根据本发明的第四实施例的沟槽栅极类型的MISFET的制造方法的横截面图。
图46是示出根据本发明的第四实施例的沟槽栅极类型的MISFET的制造方法的横截面图。
图47是示出根据本发明的第四实施例的沟槽栅极类型的MISFET的制造方法的横截面图。
图48是示出常规的沟槽栅极类型的MISFET的构造的横截面图。
图49是图解示出在图48所示的A-A’处电场强度的分布的特性图。
附图标记的说明
21漂移区
22基区
23源区
25漏区
26栅极绝缘体
27栅电极
28沟槽
33耗尽层的边缘
35、36、37高介电常数电介质
具体实施方式
将参考附图详细描述根据本发明的半导体器件及其制造方法的优选实施例。
在正文和附图中，具有n或p前缀的层和区域表示它们包括电子或空穴作为多数载流子。附加到n和p上的符号“+”表示具有符号“+”的层或区域的杂质浓度比没有该符号的区域要高。在以下实施例和附图的描述中，相同的构造具有相同的附图标记并且将省略其多余的描述。
第一实施例
图1是示出根据本发明的第一实施例的沟槽栅极类型的MISFET的构造的横截面图。图1示出包括半导体器件的主要部分的半个单元。实际的半导体器件的总构造具有在两侧上连续的图1所示的半个单元构造，使得相邻的构造关于其间的边缘线对称(同样适用于图14)。
如图1所示，在根据第一实施例的垂直沟槽栅极类型的n沟道MISFET中，p基区2形成于n漂移区21的第一主表面侧上，而n+漏区25形成于n漂移区21的第二主表面侧。n+源区23和p+接触区24彼此相邻地形成于p基区22的表面层上。
与n+源区23相邻形成的沟槽28从第一主表面延伸通过p基区22和n漂移区21进入n+漏区25。用高介电常数的电介质35填充沟槽28的下半部-具体地是由p基区22和n漂移区21形成的pn结34以下的部分。高介电常数电介质35的相对介电常数高于氧化硅膜的相对介电常数(SiO2，相对介电常数：3.9)。
高介电常数电介质35的例子包括氮化硅膜(Si3N4，相对介电常数：高达7)、Al2O3(相对介电常数：8.5至10)、硅酸盐(ZrAlxOy，相对介电常数：10至20)、氨乙酸二羟铝(HfAlxOy，相对介电常数：10至20)、ZrO2(相对介电常数：11至18.5)、HfO2(相对介电常数：24)、Ta2O5(相对介电常数：高达25)、La2O3(相对介电常数：27)、CoTiO3(相对介电常数：40)、SrTiO3(相对介电常数：300)或BaTiO3(相对介电常数：高达5000)，但不限于此。高介电常数电介质35最好是相对介电常数比氮化硅膜的相对介电常数要高的材料。
栅极绝缘体26沿沟槽28与p基区22接触的侧壁表面部分设置。用栅电极27填充沟槽28在栅极绝缘体26内的部分。栅电极27与高介电常数电介质35接触。高介电常数电介质35可以不与栅电极27或n+漏区25接触。然而，如果高介电常数电介质35与栅电极27和n+漏区25之一或两者接触，则与其接触的部分的电位是固定的，使得在高介电常数电介质35及由此的n漂移区21中的电位分布或电场分布有利地保持稳定。
源电极29电连接到n+源区23和p+接触区24。另一方面，源电极29通过层间绝缘体30与栅电极27绝缘。漏电极31电连接到n+漏区25。在图1中，p基区22中由附图标记32指示的虚线以及n漂移区21中由附图标记33指示的虚线表示在MISFET处于截止状态时耗尽层的边缘。
高介电常数电介质35的存在引起这样一种情况，其中极化的电荷主要决定截止状态下的电场分布，使得如图1所示，高介电常数电介质35附近的耗尽层延伸使其被向下拉，即，朝向高介电常数电介质35的下端。因此，将远离高介电常数电介质35的半导体区域中的耗尽层的深度(d1)与高介电常数电介质35的最深部分的深度(d2)进行比较，d2被设计成比d1深。
只要采用这一设计，d2可以是使得高介电常数电介质35的最深部分在n漂移区21中终止的深度。然而，因为较短的漂移区有效地减小导通电阻，所以高介电常数电介质35的最深部分较佳地达到n+漏区25，如图1所示。
或者，可将d2设计成比d1短。在这种情况下，因为n漂移区21面向高介电常数电介质35侧壁的部分的长度变短，由于减小的寄生电容而可预期栅极充电特性的提高，假设保持了相同的耐压。在(d1-d2)/d1≤0.1的情况下，因为(d1-d2)-n漂移区21不面向高介电常数电介质35的厚部用作缓冲层，所以耐压变得高于d2比d1深的情况。此外，因为n漂移区21的宽度增加厚度(d1-d2)，所以RonA(Ωcm2)稍有减少，由此改进了耐压和RonA之间的折衷。然而，在(d1-d2)/d1＞0.1的情况下，在沟槽28的角落处n漂移区21和高介电常数电介质35之间的界面处发生电场集中，使得耐压不利地与比率d2/d1的减小成比例地劣化。
图2是示意性示出在图1所示的C-C’处的电场强度的分布的特性图。图2中纵轴上的附图标记E1、E2和E3分别对应于图1中所示的C-C’处的p基区22中的耗尽层的边缘32(E1)，p基区22和n漂移区21之间的pn结34(E2)以及n漂移区21中耗尽层的边缘33(E3)。如图2所示，在最大电场强度达到临界电场强度时电场分布的形状接近矩形形状。因此，由于在最大电场强度达到临界电场强度(对应于耐压)时电场分布的面积变得大于常规值(参见图49)，耐压相对于常规值得到提高。
根据M.Bhatnagar等人的题为“Analysis of silicon carbide power deviceperformance”(Proc.ISPSD(1991)，第176-180页)，所谓的硅关于导通电阻的极限由以下方程式给出：
RonA＝5.93×10-9×Vb2.5[Ωcm2]
其中Vb[V]是耐压，Ron[Ω]是导通电阻而A[cm2]是芯片的表面面积。
当将具有高相对介电常数的材料用作高介电常数电介质35时，导通电阻可低于硅极限。当导通电阻低于硅极限时，就不需要提供JP-A-2003-204064中公开的半导体器件中使用的场板，得到较小的半导体器件。此外，与JP-A-2005-302925中公开的半导体器件不同，不需要施加高的栅极驱动电压。
现在描述如图1所示构造的MISFET的特性的模拟结果。图3是示出模拟中使用的MISFET的半个单元的横截面图。在图3中，尽管高介电常数电介质35具有双层结构，包括沿沟槽28的侧壁表面和底表面的外部以及填充在外部内的内部，外部和内部由相同的材料形成，使得它们可有效地集成，即，图3所示的构造与图1相同。
耐压级是60V。如图3所示，从第一主表面到pn结34的深度Xj1，从pn结34到n漂移区21和n+漏区25之间的界面的深度Xj2以及从n漂移区21和n+漏区25之间的界面到第二主表面的深度XjN(即，n+漏区25的厚度)分别是0.8μm，3.1μm和0.1μm。从第一主表面到沟槽28的底部(高介电常数电介质35的最深部分)的深度Dt是3.9μm。栅极绝缘体26的厚度是500埃。栅电极27由掺杂多晶硅形成。P基区22中的杂质浓度是2×1017cm-3。
图4是示出高介电常数电介质的相对介电常数εr和导通电阻RonA之间的关系的模拟结果的特性图。在图4中，穿过特性图的粗虚线表示硅极限，而在相对介电常数εr大于1000的范围中绘制的细虚线表示在等于1000或以下的范围中的曲线外推的部分。在调节n漂移区21中的浓度使得耐压被设置成60V时可获得图4所示的模拟结果。从图4中可看出在耐压级是60V，并且高介电常数电介质35的相对介电常数至少为约40时，导通电阻变得低于硅极限。因此，在该耐压级中，高介电常数电介质35的相对介电常数至少为40更佳。例如，适用于高介电常数电介质35的材料包括CoTiO3、SrTiO3和BaTiO3。
图5是示出高介电常数电介质的相对介电常数εr、导通电阻RonA和耐压BV之间的关系的模拟结果的特性图。在n漂移区21的浓度是2×1016cm-3，栅-源电压是10V，漏-源电压是0.1V时(将相同的条件应用到图6至13中所示的模拟结果)，可获得图5中所示的模拟结果。从图5可看出通过增加高介电常数电介质35的相对介电常数εr，可增加耐压，同时可减小导通电阻RonA。因此，即使在n漂移区21的厚度、浓度和栅极驱动电压与常规使用的相同时，也可实现增加的耐压和减小的导通电阻RonA。
图6是示出高介电常数电介质的相对介电常数εr和电场分布之间的关系的模拟结果的特性图。在图6中附图标记E4、E2和E5分别对应于图3中的第一主表面(E4)、p基区22和n漂移区21之间的pn结34(E2)以及第二主表面(E5)。在下文中，将第一和第二主表面分别称为衬底正面和衬底背面。从图6可看出通过增加高介电常数电介质35的相对介电常数εr，在pn结34(E2)附近的H部中的电场减小，并且电场强度的分布沿沟槽深度方向接近均匀值。即，如参考图2所述，增加的相对介电常数εr导致电场分布的形状接近矩形形状，因此增加了电场分布的面积，使得耐压相对于常规值得到提高。同样，在导通状态下，由于相同的原因，增加的相对介电常数εr减小了漏-源电位梯度，得到减小的导通电阻RonA。
图7、8、9、10、11、12和13是示出在将相对介电常数εr分别设置为1、3.9、7、12、40、100和300时MISFET中的电位的模拟结果的横截面图。这些附图中的每一个都示出在将耐压BV施加到源电极和漏电极之间时的电位分布，并且在n漂移区21和p基区22中，等电位线40的两个边缘是耗尽层的两个边缘。从图7至13可看出当高介电常数电介质35的相对介电常数εr增加时耗尽层在沟槽28的深度方向上扩张得更深。因此，即使在n漂移区21的厚度和浓度与常规值相同时耐压也得到提高。还可看到在导通状态下，漏-源电位梯度减小，得到减小的导通电阻RonA。
第二实施例
图14是示出根据本发明的第二实施例的沟槽栅极类型的MISFET的半个单元的构造的横截面图。如图14所示，根据第二实施例的MISFET与第一实施例的不同在于填充栅电极27以下的部分的高介电常数电介质35具有双层结构，该双层结构包括外部高介电常数电介质36以及内部高介电常数电介质37。由于其它结构与第一实施例相同，所以它们具有相同的附图标记并省略其描述。
有利地选择外部和内部中的高介电常数电介质36和37的相对介电常数，使其高于氧化硅膜(SiO2)的相对介电常数，较佳的是高于氮化硅膜(Si3N4)的相对介电常数。这些高介电常数电介质36和37的例子包括在实施例1中举例说明的各种材料，但不限于此。外部和内部中的高介电常数电介质36和37之一可以是氧化硅膜(SiO2)。第一实施例是其中外部和内部高介电常数电介质36和37由相同的高介电常数电介质形成的特殊情况。
在图14中的J-J’处的电场强度的分布类似于图2的特性曲线中图解示出的。此外，在第二实施例中，当具有高相对介电常数的材料被用于高介电常数电介质36和37中的至少一个时，导通电阻可低于硅极限。在该情况下，不需要提供JP-A-2003-204064中公开的半导体器件中使用的场板，得到较小的半导体器件。此外，与JP-A-2005-302925中公开的半导体器件不同，不需要施加高的栅极驱动电压。
现在描述如图14所示构造的MISFET的特性的模拟结果。图15是示出模拟中使用的MISFET的半个单元的横截面图。耐压级是60V。
如图15所示，从衬底正面(第一主表面)到pn结34的深度Xj1，从pn结34到n漂移区21和n+漏区25之间的界面的深度Xj2以及从n漂移区21和n+漏区25之间的界面到衬底背面(第二主表面)的深度XjN(即，n+漏区25的厚度)分别是0.8μm，3.1μm和6.4μm。从第一主表面到沟槽28的底部(外部高介电常数电介质36的最深部分)的深度Dt是10.2μm。栅极绝缘体26的厚度是500埃。栅电极27由掺杂多晶硅形成。p基区22中的杂质浓度是2×1017cm-3。外部高介电常数电介质36是氧化硅膜(SiO2)。
沟槽28较深的原因如下：如图16所示，如果沟槽28较浅，在等电位线41、42、43、44和45中，接近耗尽层边缘的等电位线41、42和43在沟槽28的底部压缩，导致电场集中并由此减小耐压。相反，如图17所示，通过充分加深沟槽28，使得它延伸到n+漏区25，接近耗尽层边缘的等电位线41、42和43将不会达到沟槽28的底部-沟槽28的底部是外部高介电常数电介质36，从而防止了电场集中并能维持高耐压。当内部高介电常数电介质37是SrTiO3时，获得了图16和17中所示的模拟结果。
图18是示出内部高介电常数电介质的相对介电常数εr和导通电阻RonA之间的关系的模拟结果的特性图。在图18中，穿过特性图的粗虚线表示硅极限，而在相对介电常数εr大于300的范围中绘制的细虚线表示从300以下的范围中的曲线外推的部分。在调节n漂移区21的浓度使得耐压被设置成60V时可获得图18所示的模拟结果。如从图18和4之间的比较所显而易见的，可看出在耐压级是60V时，导通电阻RonA对相对介电常数εr的依赖趋势类似于第一实施例。
在第二实施例中，当内部高介电常数电介质37的相对介电常数至少约是40时，导通电阻低于硅极限。因此，在该耐压级中，内部高介电常数电介质37的相对介电常数至少为40更佳。例如，适用于内部高介电常数电介质37的材料包括CoTiO3、SrTiO3和BaTiO3。
图19是示出内部高介电常数电介质的相对介电常数εr、导通电阻RonA和耐压BV之间的关系的模拟结果的特性图。在n漂移区21的浓度是2×1016cm-3，栅-源电压是10V，漏-源电压是0.1V时(将相同的条件应用到图20至27中所示的模拟结果)，可获得图19中所示的模拟结果。如从图19和5之间的比较显而易见的，可看出导通电阻RonA和耐压BV对相对介电常数εr的依赖趋势类似于第一实施例。
图20是示出内部高介电常数电介质的相对介电常数εr和电场分布之间的关系的模拟结果的特性图。在图20中附图标记K1、K2和K3分别对应于图15中的衬底正面(K1)、p基区22和n漂移区21之间的pn结34(K2)以及n漂移区21和n+漏区25之间的界面(K3)。如从图20和6之间的比较显而易见的，可看出内部高介电常数电介质37的相对介电常数εr和电场强度的分布之间的关系的趋势类似于第一实施例。
图21、22、23、24、25、26和27是示出在将内部高介电常数电介质37的相对介电常数εr分别设置为1、3.9、7、12、40、100和300时MISFET中的电位的模拟结果的横截面图。这些附图中的每一个都示出在将耐压BV施加到源电极和漏电极之间时的电位分布，并且在n漂移区21和p基区22中，等电位线40的两个边缘是耗尽层的两个边缘。从图21至27可看出当内部高介电常数电介质37的相对介电常数εr增加时耗尽层在沟槽28的深度方向上扩张得更深。因此，即使在n漂移区21的厚度和浓度与常规值相同时耐压也得到提高。还可看到在导通状态下，漏-源电位梯度减小，得到减小的导通电阻RonA。
图28是示出n漂移区中的杂质浓度和耐压BV之间的关系的模拟结果的特性图。从图28可看出当内部高介电常数电介质37的相对介电常数εr增加时，耐压BV具有峰值的n漂移区21的杂质浓度偏移到较高的浓度侧。例如，当内部高介电常数电介质37的相对介电常数εr是100时，耐压BV在n漂移区21的杂质浓度(在下文中称为漂移浓度)是0.5×1016cm-3时具有峰值。相反，当内部高介电常数电介质37的相对介电常数εr是300时，耐压BV在漂移浓度是2×1016cm-3时具有峰值，这示出了与相对介电常数是100的情况相比漂移浓度向较高的浓度侧偏移。图29是示出漂移浓度和导通电阻RonA之间的关系的模拟结果的特性图。
现在描述耐压BV具有峰值的机制。图30、31、32、33和34是示出在将内部高介电常数电介质37的相对介电常数εr设置为3.9、12、40、100和300时漂移浓度和电场分布之间的关系的模拟结果的特性图。在下文中将耐压具有峰值的漂移浓度称为耐压峰处的浓度。
当漂移浓度低于耐压峰处的浓度时，如果漂移浓度如图30至34所示地增加，则在L部中的电场强度保持临界值。然而，M部中的电场强度增加。这对增加耐压起作用。然后，由于M部中电场强度的增加引起的电场分布的面积的增加超过由于L部中电场强度的减小引起的电场分布面积的减小，使得耐压将随着漂移浓度的增加而增加。当漂移浓度高于耐压峰处的浓度时，由于L部中电场强度的减小引起的电场分布的面积的减小超过由于M部中电场强度的增加引起的电场分布面积的增加，耐压减小。当漂移浓度进一步增加，M部中的电场强度达到临界值并且耗尽层在沟槽28中的浅处终止，致使耐压进一步减小。
现在描述L部和M部中的电场强度的趋势。如图30至34所示，对于内部高介电常数电介质37的相同的相对介电常数εr，漂移浓度越低，L部中电场强度越高。对于相同的漂移浓度，内部高介电常数电介质37的相对介电常数εr越高，L部中的电场强度越高(稍后将描述该原因)，使得将L部中的电场强度保持为临界值的漂移浓度的极限偏移到较高浓度侧。在M部中，对于相同的漂移浓度，内部高介电常数电介质37的相对介电常数εr越高，由于高介电常数电介质37减小电场所以电场强度越低。
根据以上的描述，由于内部高介电常数电介质37的相对介电常数εr变得更高，耐压BV具有峰值的位置偏移到漂移浓度的较高浓度侧。当漂移浓度低于耐压峰处的浓度时，内部高介电常数电介质37的相对介电常数εr越高，耐压增高得越显著。这是因为，如上所述，相对介电常数εr越高，M部中的电场强度越低，使得耐压可增加到临界电场强度。
现在将描述对于相同的漂移浓度在内部高介电常数电介质37的相对介电常数εr变高时L部中的电场强度变高的原因。为了解释的目的，在图22和27中，假设a1是内部高介电常数电介质37中的耗尽层的边缘处的等电位线的最大深度并假设a2是从衬底正面至n漂移区21中的耗尽层的边缘的距离。如从图22和27之间的比较显而易见的，发现当内部高介电常数电介质37的相对介电常数εr较高时(图27，相对介电常数εr：300)a1和a2之间的差大于当内部高介电常数电介质37的相对介电常数εr较低时(图22，相对介电常数εr：3.9)的差。
图35和36是图解示出由图22和27中的虚线圈出的部分的放大横截面图。如从图35和36之间的比较显而易见的，发现当内部高介电常数电介质37的相对介电常数εr较大时(图36，相对介电常数εr：300)，n漂移区21和外部高介电常数电介质36之间的界面处的等电位线46、47和48的曲率要大于当内部高介电常数电介质37的相对介电常数εr较小时(图35，相对介电常数εr：3.9)的曲率。如图36所示，当内部高介电常数电介质37的相对介电常数εr较大时，外部高介电常数电介质36中的等电位线46、47和48变得平行于沟槽的侧壁，使得电场可能集中，导致L部中电场强度增加。
第三实施例
图37至44是示出制造根据本发明的第三实施例的沟槽栅极类型的MISFET的方法横截面图。首先，在将作为n+漏区25的n+衬底上外延生长将作为n漂移区21的n半导体层。随后将诸如硼离子之类的p型杂质注入到外延生长层的表面，然后通过热扩散提供p半导体层，它将作为p基区22(图37)。
其后，使用反应离子蚀刻以形成从p半导体层表面延伸到n+衬底(图38)中的沟槽28。然后，使用热氧化以用氧化硅膜(SiO2)覆盖沟槽28的内表面(图39)。在根据第二实施例的MISFET中氧化硅膜是外部高介电常数电介质36。通过用氧化硅膜覆盖沟槽28的内表面，使得沟槽的侧壁在化学上稳定。这还减小了在MISFET完成时的栅-漏电容。
其后，沉积高介电常数电介质材料以用高介电常数电介质37来填充沟槽28的内部(图40)。随后，使用干法蚀刻，以去除外部高介电常数电介质36和内部高介电常数电介质37的上半部(图41)。然后，使用热氧化，以在沟槽28的上半部中的侧壁表面上形成栅极绝缘体26(图42)。再次用由杂质重度掺杂的多晶硅填充沟槽28中的栅极绝缘体26的内部，以形成栅电极27(图43)。
最后，注入诸如砷和硼离子之类的n型和p型杂质，然后进行热扩散以提供n+源区23和p+接触区24。其后，将类似于制造半导体器件的典型方法的工艺用于形成源电极29、层间绝缘体30和漏电极30(图44)，然后完成图14所示的根据第二实施例的MISFET。作为一个特殊情况，如果在图39所示的工艺中，将与内部高介电常数电介质37相同的材料用于外部高介电常数电介质36，则完成了图1所示的根据第一实施例的MISFET。
第四实施例
图45至47是示出根据本发明的第四实施例的沟槽栅极类型的MISFET的制造方法的横截面图。正如在第三实施例中，首先进行图37至39所示的工艺，以用氧化硅膜(SiO2)覆盖沟槽28的内表面(图39)。其后沉积高介电常数电介质材料，以用内部高介电常数电介质37填充沟槽28的下半部。在该工艺中，高介电常数电介质37的沉积在其完成之前终止以保证不填满将形成栅电极的区域。在沟槽28的上半部中沟槽的侧壁上，即，在将形成栅电极的区域中，保留了作为外部高介电常数电介质36的氧化硅膜，该膜进而成为栅极绝缘体26(图45)。
其后，用与内部高介电常数电介质37相同的材料填充沟槽28中的栅极绝缘体26的内部，以填满沟槽28的上半部。在该工艺中，用杂质重度掺杂填充在沟槽28的上半部中的高介电常数电介质37，以赋予其导电性，使其用作栅电极27(图46)。由此，内部高介电常数电介质37和栅电极27可有利地以连续的过程来制造。优点还在于栅电极27和内部高介电常数电介质37是集成的，使得其间的界面处的应力减小。
最后，正如在第三实施例中，形成n+源区23、p+接触区24、源电极29、层间绝缘体30和漏电极31(图47)，然后完成如图14所示的根据第二实施例的MISFET。作为一个特殊情况，如果在图39所示的工艺中，将与内部高介电常数电介质37相同的材料用于外部高介电常数电介质36，则完成了图1所示的根据第一实施例的MISFET。
例如，当SrTiO3用于形成内部高介电常数电介质37时，可形成用铌(Nb)掺杂的SrTiO3作为栅电极27。
以上描述的发明不限于以上的实施例，并可对其进行各种改变。例如，实施例中陈述的尺寸和浓度仅作为示例提供，并且本发明不限于这些值。尽管在实施例中第一导电类型是n型，而第二导电类型是p型，但可在第一导电类型是p型而第二导电类型是n型时同样地实施本发明。栅电极下的高介电常数电介质区可由多种材料形成。在这种情况下，具有相对高的相对介电常数的材料可连同在较高介电常数材料周围或内部的诸如氧化硅膜之类的具有相对低的相对介电常数的材料一起使用。本发明不仅适用于MISFET，还适用于IGBT。当将本发明应用于IGBT时，以上描述中的n+源区23和n+漏区25可分别被n+发射极区和p+集电极区替换。此外，可在漂移区和p+集电极区之间形成n+缓冲区。
工业实用性
如上所述，根据本发明的半导体器件及其制造方法用于具有沟槽栅极结构的MIS类型的半导体器件，尤其适用于诸如MISFET和IGBT之类的需要高耐压和高电流容量的功率半导体器件。

Claims (20)

1.一种半导体器件，包括：
第一导电类型的漂移区；
形成于第一主表面侧上的第二导电类型的基区，并且所述漂移区夹在第二主表面和所述基区之间；
形成于所述第二导电类型的基区的表面层上的第一导电类型的源区；
形成于所述第二主表面侧上的第一导电类型的漏区，并且所述漂移区夹在所述第一主表面和所述漏区之间；
与所述源区相邻地形成的沟槽，所述沟槽从所述第一主表面延伸穿过所述基区进入所述漂移区；
绝缘栅极结构，所述绝缘栅极结构包括在所述沟槽的上半部中形成的栅极绝缘体和栅电极；以及
填充所述沟槽的下半部的高介电常数电介质；
其中所述高介电常数电介质的相对介电常数大于氧化硅膜的相对介电常数。
2.一种半导体器件，包括：
第一导电类型的漂移区；
形成于第一主表面侧上的第二导电类型的基区，并且所述漂移区夹在第二主表面和所述基区之间；
形成于所述第二导电类型的基区的表面层上的第一导电类型的源区；
形成于所述第二主表面侧上的第一导电类型的漏区，并且所述漂移区夹在所述第一主表面和所述漏区之间；
与所述源区相邻地形成的沟槽，所述沟槽从所述第一主表面延伸穿过所述基区进入所述漂移区；
绝缘栅极结构，所述绝缘栅极结构包括在所述沟槽的上半部中形成的栅极绝缘体和栅电极；以及
填充所述沟槽的下半部的高介电常数电介质；
其中所述高介电常数电介质的相对介电常数大于氮化硅膜的相对介电常数。
3.一种半导体器件，包括：
第一导电类型的漂移区；
形成于第一主表面侧上的第二导电类型的基区，并且所述漂移区夹在第二主表面和所述基区之间；
形成于所述第二导电类型的基区的表面层上的第一导电类型的发射极区；
形成于所述第二主表面侧上的第二导电类型的集电极区，并且所述漂移区夹在所述第一主表面和所述集电极区之间；
与所述发射极区相邻形成的沟槽，所述沟槽从所述第一主表面延伸通过所述基区进入所述漂移区；
绝缘栅极结构，所述绝缘栅极结构包括在所述沟槽的上半部中形成的栅极绝缘体和栅电极；以及
填充所述沟槽的下半部的高介电常数电介质；
其中所述高介电常数电介质的相对介电常数大于氧化硅膜的相对介电常数。
4.一种半导体器件，包括：
第一导电类型的漂移区；
形成于第一主表面侧上的第二导电类型的基区，并且所述漂移区夹在第二主表面和所述基区之间；
形成于所述第二导电类型的基区的表面层上的第一导电类型的发射极区；
形成于所述第二主表面侧上的第二导电类型的集电极区，并且所述漂移区夹在所述第一主表面和所述集电极区之间；
与所述发射极区相邻地形成的沟槽，所述沟槽从所述第一主表面延伸穿过所述基区进入所述漂移区；
绝缘栅极结构，所述绝缘栅极结构包括在所述沟槽的上半部中形成的栅极绝缘体和栅电极；以及
填充所述沟槽的下半部的高介电常数电介质；
其中所述高介电常数电介质的相对介电常数大于氮化硅膜的相对介电常数。
5.如权利要求1或2所述的半导体器件，其特征在于，所述高介电常数电介质与所述漏区接触。
6.如权利要求3或4所述的半导体器件，其特征在于，所述高介电常数电介质与所述集电极区接触。
7.如权利要求1至6中的任一项所述的半导体器件，其特征在于，所述高介电常数电介质的最深部分比在截止状态中耗尽层延伸到所述漂移区的边缘要深。
8.如权利要求1至7中的任一项所述的半导体器件，其特征在于，所述高介电常数电介质与所述栅电极接触。
9.一种半导体器件，包括：
第一导电类型的漂移区；
形成于第一主表面侧上的第二导电类型的基区，并且所述漂移区夹在第二主表面和所述基区之间；
形成于所述第二导电类型的基区的表面层上的第一导电类型的源区；
形成于所述第二主表面侧上的第一导电类型的漏区，并且所述漂移区夹在所述第一主表面和所述漏区之间；
与所述源区相邻地形成的沟槽，所述沟槽从所述第一主表面延伸穿过所述基区进入所述漂移区；
绝缘栅极结构，所述绝缘栅极结构包括在所述沟槽的上半部中形成的栅极绝缘体和栅电极；以及
填充所述沟槽的下半部的多种高介电常数电介质；
其中所述多种高介电常数电介质中的至少一种的相对介电常数大于氧化硅膜的相对介电常数。
10.一种半导体器件，包括：
第一导电类型的漂移区；
形成于第一主表面侧上的第二导电类型的基区，并且所述漂移区夹在第二主表面和所述基区之间；
形成于所述第二导电类型的基区的表面层上的第一导电类型的源区；
形成于所述第二主表面侧上的第一导电类型的漏区，并且所述漂移区夹在所述第一主表面和所述漏区之间；
与所述源区相邻地形成的沟槽，所述沟槽从所述第一主表面延伸穿过所述基区进入所述漂移区；
绝缘栅极结构，所述绝缘栅极结构包括在所述沟槽的上半部中形成的栅极绝缘体和栅电极；以及
填充所述沟槽的下半部的多种高介电常数电介质；
其中所述多种高介电常数电介质中的至少一种的相对介电常数大于氮化硅膜的相对介电常数。
11.一种半导体器件，包括：
第一导电类型的漂移区；
形成于第一主表面侧上的第二导电类型的基区，并且所述漂移区夹在第二主表面和所述基区之间；
形成于所述第二导电类型的基区的表面层上的第一导电类型的发射极区；
形成于所述第二主表面侧上的第二导电类型的集电极区，并且所述漂移区夹在所述第一主表面和所述集电极区之间；
与所述发射极区相邻地形成的沟槽，所述沟槽从所述第一主表面延伸穿过所述基区进入所述漂移区；
绝缘栅极结构，所述绝缘栅极结构包括在所述沟槽的上半部中形成的栅极绝缘体和栅电极；以及
填充所述沟槽的下半部的多种高介电常数电介质；
其中所述多种高介电常数电介质中的至少一种的相对介电常数大于氧化硅膜的相对介电常数。
12.一种半导体器件，包括：
第一导电类型的漂移区；
形成于第一主表面侧上的第二导电类型的基区，并且所述漂移区夹在第二主表面和所述基区之间；
形成于所述第二导电类型的基区的表面层上的第一导电类型的发射极区；
形成于所述第二主表面侧上的第二导电类型的集电极区，并且所述漂移区夹在所述第一主表面和所述集电极区之间；
与所述发射极区相邻地形成的沟槽，所述沟槽从所述第一主表面延伸穿过所述基区进入所述漂移区；
绝缘栅极结构，所述绝缘栅极结构包括在所述沟槽的上半部中形成的栅极绝缘体和栅电极；以及
填充所述沟槽的下半部的多种高介电常数电介质；
其中所述多种高介电常数电介质中的至少一种的相对介电常数大于氮化硅膜的相对介电常数。
13.如权利要求9或10所述的半导体器件，其特征在于，所述多种高介电常数电介质之一与所述漏区接触。
14.如权利要求11或12所述的半导体器件，其特征在于，所述多种高介电常数电介质之一与所述集电极区接触。
15.如权利要求9至14中的任一项所述的半导体器件，其特征在于，所述多种高介电常数电介质之一与所述栅电极接触。
16.如权利要求9至15中的任一项所述的半导体器件，其特征在于，所述多种高介电常数电介质之一是氧化硅膜。
17.如权利要求9至16中的任一项所述的半导体器件，其特征在于，所述多种高介电常数电介质的设置在最深位置的高介电常数电介质的最深部分比在截止状态中耗尽层延伸到所述漂移区的边缘要深。
18.一种用于制造如权利要求1至17中的任一项所述的半导体器件的方法，所述方法包括：
在第一导电类型的第一半导体层上设置第二导电类型的第二半导体层并形成从所述第二半导体层的表面穿过所述第二半导体层进入所述第一半导体层的沟槽的沟槽形成步骤，所述第一半导体层将成为第一导电类型的漂移区，所述第二半导体层将成为第二导电类型的基区；
用高介电常数电介质填充所述沟槽的高介电常数电介质形成步骤；
去除所述沟槽中的所述高介电常数电介质的上半部的去除步骤；
在所述沟槽中所述高介电常数电介质已被去除的部分上形成栅极绝缘体的栅极绝缘体形成步骤；以及
用栅电极填充所述沟槽在所述栅极绝缘体以内的部分的栅电极形成步骤。
19.一种用于制造如权利要求1至17中的任一项所述的半导体器件的方法，所述方法包括：
在第一导电类型的第一半导体层上设置第二导电类型的第二半导体层并形成从所述第二半导体层的表面穿过所述第二半导体层进入所述第一半导体层的沟槽的沟槽形成步骤，所述第一半导体层将成为第一导电类型的漂移区，所述第二半导体层将成为第二导电类型的基区；
形成第一高介电常数电介质以至少覆盖所述沟槽的侧壁表面的第一高介电常数电介质形成步骤；
用第二高介电常数电介质填充所述沟槽中在所述第一高介电常数电介质以内的下半部分的第二高介电常数电介质形成步骤；以及
用栅电极填充所述沟槽中在所述第一高介电常数电介质以内的上半部分的栅电极形成步骤。
20.如权利要求19所述的半导体器件的制造方法，其特征在于，在所述栅电极形成步骤中，所述栅电极是通过用所述第二高介电常数电介质来填充所述沟槽中在所述第一高介电常数电介质以内的部分的上半部的同时将杂质掺杂到所述第二高介电常数电介质中来形成的。
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