CN111341832A - 结终端结构及其制备方法 - Google Patents
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Abstract
本申请提供一种结终端结构及其制备方法。所述结终端结构包括原胞区、位于所述原胞区外周的终端区以及位于所述终端区外周的截止区；所述结终端结构包括：具有第一导电类型的衬底、形成于所述衬底之上的具有第一导电类型的外延层、形成于所述终端区的所述外延层中的环形槽及填充在所述环形槽中的氧化层、形成于所述终端区的所述外延层中的具有第二导电类型的场限环、形成于所述截止区的所述外延层中的具有第一导电类型的注入区、形成于所述原胞区的所述外延层中的具有第二导电类型的源区及形成于所述源区中的具有第一导电类型的体区。
Description
技术领域
本申请涉及半导体技术领域，特别涉及一种结终端结构及其制备方法。
背景技术
在电力电子学领域中，功率半导体器件作为核心控制部件，其特性对电力系统性能起到至关重要的作用。其中，功率半导体器件的结终端结构是功率半导体器件的主要结构。
目前，高压功率器件向小型化发展。如何保证高压功率器件的耐压的前提下减小高压功率器件的尺寸是研究的重点。
发明内容
本申请实施例的第一方面提供了一种结终端结构，所述结终端结构包括原胞区、位于所述原胞区外周的终端区以及位于所述终端区外周的截止区；所述结终端结构包括：
具有第一导电类型的衬底；
形成于所述衬底之上的具有第一导电类型的外延层；
形成于所述终端区的所述外延层中的环绕所述原胞区的环形槽及填充在所述环形槽中的氧化层；
形成于所述终端区的所述外延层中的具有第二导电类型的场限环；
形成于所述截止区的所述外延层中的具有第一导电类型的注入区；
形成于所述原胞区的所述外延层中的具有第二导电类型的源区；
形成于所述源区中的具有第一导电类型的体区。
在一个实施例中，所述环形槽的宽度范围为2μm-6μm，深度范围为3μm-5μm。
在一个实施例中，所述氧化层形成于所述场限环的靠近所述原胞区的边缘处。
在一个实施例中，所述场限环的两侧边缘处分别形成有所述氧化层。
在一个实施例中，所述场限环的数量为两个或两个以上，相邻的两个所述场限环的相邻的边缘与同一个所述氧化层邻接。
在一个实施例中，所述结终端结构还包括形成于所述外延层之上的场板，所述场板位于所述源区的靠近所述终端区的边缘的上方和/或所述场限环的边缘的上方。
在一个实施例中，所述场板包括多晶硅场板及形成于所述多晶硅场板之上的金属场板，或者，所述场板包括所述多晶硅场板或所述金属场板。
在一个实施例中，所述外延层的掺杂浓度小于所述衬底的掺杂浓度，所述体区的掺杂浓度大于所述源区及所述场限环的掺杂浓度，所述注入区的掺杂浓度大于所述源区及所述场限环的掺杂浓度。
本申请实施例的第二方面提供了一种结终端结构的制备方法，所述终端结构包括原胞区、位于所述原胞区外周的终端区以及位于所述终端区外周的截止区；所述制备方法包括：
在具有第一导电类型的衬底上形成具有第一导电类型的外延层；
在所述终端区的所述外延层中形成环绕所述原胞区的环形槽，并在所述环形槽中填充氧化层；
在所述终端区的所述外延层中形成具有第二导电类型的场限环；
在所述截止区的所述外延层中形成具有第一导电类型的注入区；
在所述原胞区的所述外延层中形成具有第二导电类型的源区；
在所述原胞区的源区中形成具有第一导电类型的体区。
在一个实施例中，根据权利要求1所述的结终端结构，所述环形槽的宽度范围为2μm-6μm，深度范围为3μm-5μm。
在一个实施例中，所述制备方法还包括：
在所述外延层之上形成场板，所述场板位于所述源区的靠近所述终端区的边缘的上方和/或所述场限环的边缘的上方；
所述场板包括多晶硅场板及形成于所述多晶硅场板之上的金属场板，或者，所述场板包括所述多晶硅场板和所述金属场板中的一个。
本申请实施例所达到的主要技术效果是：在终端区的外延层中设置有氧化层，由于氧化层的介电常数约为外延层的介电常数的三倍，与外延层相比，氧化层可承受的电场强度的尖峰值大于外延层可承受的电场强度的尖峰值，从而可使得结终端结构的尺寸一定时可承受更高的耐压；并且，当结终端结构的耐压一定时，氧化层的设置可减小结终端的尺寸。
附图说明
图1是本申请一示例性实施例提供的一种结终端结构的结构示意图；
图2是本申请一示例性实施例提供的另一种结终端结构的结构示意图；
图3是本申请一示例性实施例提供的再一种结终端结构的结构示意图；
图4是本申请一示例性实施例提供的又一种结终端结构的结构示意图；
图5是现有技术中结终端结构的结构示意图；
图6是图5所示的结终端结构的各处承受的电场强度的大小与距栅极的距离之间的关系图；
图7是图5所示的结终端结构的反向漏电电流的大小与击穿电压之间的关系图；
图8是图1所示的结终端结构的各处承受的电场强度的大小与距栅极的距离之间的关系图；
图9是图1所示的结终端结构的反向漏电电流的大小与击穿电压之间的关系图；
图10是图2所示的结终端结构的各处承受的电场强度的大小与距栅极的距离之间的关系图；
图11是图2所示的结终端结构的反向漏电电流的大小与击穿电压之间的关系图；
图12是本申请一示例性实施例提供的一种结终端结构的制备方法流程图；
图13是本申请一示例性实施例提供的第一中间结构的结构示意图；
图14是本申请一示例性实施例提供的第二中间结构的结构示意图。
具体实施例
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施例并不代表与本申请相一致的所有实施例。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
下面结合附图，对本申请的一些实施例作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
在本申请实施例中，为描述方便，将由衬底指向外延层的方向定义为上，将由外延层指向衬底的方向定义为下，以此确定出上下方向。容易理解，不同的方向定义方式并不会影响工艺的实质操作内容以及产品的实际形态。
图1至图4是本申请实施例提供的结终端结构100的结构示意图。参见图1至图4，所述结终端结构100包括原胞区10、位于所述原胞区10外周的终端区20以及位于所述终端区20外周的截止区30。所述结终端结构100包括：
具有第一导电类型的衬底1；
形成于所述衬底1之上的具有第一导电类型的外延层2；
形成于所述终端区20的所述外延层2中的环绕所述原胞区10的环形槽3及填充在所述环形槽3中的氧化层4；
形成于所述终端区20的所述外延层2中的具有第二导电类型的场限环5；
形成于所述截止区30的所述外延层2中的具有第一导电类型的注入区6；
形成于所述原胞区10的所述外延层2中的具有第二导电类型的源区8；
形成于所述源区8中的具有第一导电类型的体区7；
形成于所述体区7上方的栅极11；
形成于所述源区8上方且与所述源区8接触的源极12；及
形成于所述衬底1下方的漏极13。
在本申请的一个实施例中，第一导电类型为N型，第二导电类型为P型。也就是，衬底1为N型衬底，外延层2为N型外延层，场限环5为P型掺杂，注入区6为N型掺杂，体区7为N型掺杂，源区8为P型掺杂。
在本申请的一个实施例中，环形槽3的形状可为环形，将原胞区10环绕，沿上下方向的截面可为长方形。
在本申请的一个实施例中，所述外延层2的掺杂浓度小于所述衬底1的掺杂浓度，所述体区7的掺杂浓度大于所述源区8及所述场限环5的掺杂浓度，所述注入区6的掺杂浓度大于所述源区8的掺杂浓度。
环形槽3内填充的氧化层4的材质可为二氧化硅，外延层2的材质一般为硅。由于氧化硅的介电常数约为硅的介电常数的三倍，因此与外延层2相比，氧化层4可承受的电场强度的尖峰值为外延层2可承受的电场强度的尖峰值的三倍左右。通过在终端区20中形成氧化层4，使得结终端结构100的尺寸一定时可承受更高的耐压；并且，通过设置氧化层4，当结终端结构100的耐压一定时，可减小结终端的尺寸。
在本申请的一个实施例中，所述场限环5的数量可为两个或两个以上，场限环5可提高结终端结构100的击穿电压，可根据结终端结构100的耐压大小确定场限环5的数量。例如，击穿电压为650V的结终端结构中，场限环5的数量可为两个；击穿电压为800V的结终端结构中，场限环5的数量可为四个；击穿电压为1000V的结终端结构中，场限环5的数量为六个或七个。
在本申请的一个实施例中，所述场限环5的至少一侧边缘处形成有所述氧化层4。外延层2中未设置氧化层4时，电场强度的尖峰值一般分布在场限环5的边缘处，当氧化层4的至少一侧边缘处形成有氧化层4时，场限环5的电场强度的尖峰由氧化层4来承受，由于氧化层4可承受的电场强度的尖峰值大于场限环5可承担的电场强度的尖峰值，则设置在场限环5的边缘处的氧化层4可使得结终端结构100可承受的电场强度的尖峰值增大，从而可提高结终端结构100的耐压能力。
再次参见图4，当场限环5的一个边缘处形成有氧化层4时，氧化层4可形成在场限环5靠近原胞区10的边缘处或者背离原胞区10的边缘处。优选地，氧化层4形成在场限环5的靠近原胞区10的边缘处。电场强度的尖峰值一般分布在场限环5的背离原胞区10的边缘处，在场限环5靠近原胞区10的边缘处形成氧化层4，氧化层4可使得电场强度的尖峰位置向靠近原胞区10的位置移动，更利于提高结终端结构100的耐压能力。
在本申请的一个实施例中，再次参见图1，所述场限环5的两侧边缘处均形成有所述氧化层4。其中，场限环5的靠近原胞区10的边缘的氧化层4可提高其所在位置处的电场强度，场限环5的背离原胞区10的边缘处的氧化层4也可提高其所在位置处的电场强度，因此可进一步提高结终端结构100的耐压能力。相邻的两个场限环5的相邻边缘处设置的氧化层4之间的距离例如可以是5-10μm，但本申请实施例不限于此。
在本申请的一个实施例中，相邻的两个场限环5的相邻边缘与同一个氧化层4邻接，再次参见图3，场限环51的背离原胞区10的边缘与场限环52的靠近原胞区10的边缘与同一个氧化层4邻接。如此，该氧化层4可使得场限环51和场限环52的边缘处可承受的电场强度增大，更利于提高结终端结构100的耐压能力。并且，相邻的两个场限环5的相邻的边缘与同一个氧化层4邻接，相对于两个场限环5的边缘处分别设置氧化层4，可减小结终端结构100的尺寸。
如图5所示，为外延层2中未设置氧化层4的结终端结构的示意图，图6为图5所示的结终端结构的各处承受的电场强度E的大小与距栅极11’的距离d之间的关系图，图7为图5所示的结终端结构的反向漏电电流I的大小与击穿电压V击穿之间的关系图。从图6和图7可以看出，图5所示的结终端结构的击穿电压为650V左右，结终端结构的尺寸为200μm，两个场限环5’远离栅极11’的边缘及源区8’远离栅极11’的边缘承受的电场强度E的尖峰值最大，且两个场限环5’远离栅极11’的边缘及源区8’远离栅极11’的边缘处承受的电场强度的尖峰值相差不大。
图8为图1所示的结终端结构100的各处承受的电场强度E的大小与距栅极11的距离d之间的关系图，图9为图1所示的结终端结构的反向漏电电流I的大小与击穿电压V击穿之间的关系图。从图8和图9可以看出，图1所示的结终端结构100的击穿电压为650V左右，结终端结构100的尺寸为150μm，氧化层4处承受的电场强度的尖峰值最大。将图5、图6分别与图7、图8进行对比可知，氧化层4的设置可在结终端结构100的耐压不变的情况下减小结终端结构100的尺寸，相对于图5所示的结终端结构尺寸约缩小25％；并且，氧化层4的设置对结终端结构100的反向漏电电流无影响。
在本申请的一个实施例中，所述环形槽3的宽度范围可为2μm-6μm，深度范围为3μm-5μm，也即是氧化层4的宽度范围为2μm-6μm，深度范围为3μm-5μm。氧化层4的深度一般小于场限环5的深度，例如环形槽3的底部与场限环5的底部之间的距离可以是2μm-4μm。
在本申请的一个实施例中，再次参见图2至图4，所述结终端结构100还可包括形成于所述终端区20的所述外延层2之上的场板9，所述场板9位于所述源区8靠近所述终端区20的边缘的上方和/或所述场限环5的边缘的上方。场板9可进一步提高结终端结构100的耐压能力。
其中，所述源区8靠近所述终端区20的边缘及与源区8相邻的场限环5靠近原胞区10的边缘上方可设置一个场板9，该场板9的长度大于源区8与该场限环5之间距离，从而该场板9可同时调节源区8的边缘及该场限环5的边缘处的电场强度，更利于提高结终端结构100的耐压能力。当然，在其他实施例中，也可在源区8的边缘及与源区8相邻的场限环5的边缘上方各设置一个场板9。
优选地，场限环5的两个边缘的上方均设置有场板9，如此设置可调节场限环5的两个边缘处的电场强度。当场限环5的数量为两个或两个以上时，相邻的两个场限环5的相邻边缘上方可设置一个场板9，该场板9可同时调节两个场限环5处的电场强度。当然，也可在该相邻的两个场限环5的相邻边缘上方各设置一个场板9。
在本申请的一个实施例中，所述场板9包括多晶硅场板91及形成于所述多晶硅场板91之上的金属场板92。多晶硅场板91与金属场板92之间形成有介质层15，介质层15上设有接触孔，金属场板92通过接触孔与多晶硅场板91接触。在其他实施例中，所述场板9也可以是多晶硅场板91或金属场板92。其中，场板9的数量及长度可根据结终端结构100的耐压能力确定，本申请不做具体限定。
图10为图2所示的结终端结构100的各处承受的电场强度E与距栅极11的距离d之间的关系图，图11为图2所示的结终端结构100的反向漏电电流I的大小与击穿电压V击穿之间的关系图。从图10和图11可以看出，图2所示的结终端结构的击穿电压为650V左右，结终端结构的尺寸为135μm，氧化层4处承受的电场强度的尖峰值最大。将图10与图9进行对比，将图11与图10进行对比，可以看出，场板9的设置可在结终端结构100的耐压不变的情况下进一步减小结终端结构100的尺寸，并且场板9的设置对结终端结构100的反向漏电电流无影响。
结终端结构100还包括形成于外延层2的上表面的介质层14以及包覆栅极11的介质层15。外延层2的上表面的介质层15上形成有接触孔，源极12通过该接触孔与源区8接触。
本申请实施例所达到的主要技术效果是：终端区20的外延层2中设置有氧化层4，由于氧化层4的介电常数约为外延层2的介电常数的三倍，与外延层2相比，氧化层4可承受的电场强度的尖峰值为外延层2可承受的电场强度的尖峰值的三倍左右，从而使得结终端结构100的尺寸一定时可承受更高的耐压；当结终端结构100的耐压一定时，氧化层4的设置可减小结终端的尺寸；并且，场板9的设置可进一步减小结终端结构100的尺寸。
本申请实施例还提供一种结终端结构的制备方法，该结终端结构如图1至图4所示，所述终端结构100包括原胞区10、位于所述原胞区10外周的终端区20以及位于所述终端区20外周的截止区30。参见图12，所述制备方法包括如下步骤201至步骤209。
在步骤201中，在具有第一导电类型的衬底上形成具有第一导电类型的外延层。
在本申请的一个实施例中，第一导电类型为N型，第二导电类型为P型。
在本申请的一个实施例中，可以以N型掺杂半导体为衬底1，通过外延生长的方法在衬底1上淀积N型半导体以形成外延层2。
在本申请的一个实施例中，在步骤201之后，该制备方法还包括：在外延层2的上表面形成介质层14。其中，可采用氧化沉积处理或热氧化沉积处理在外延层2的上表面上形成介质层14。
在步骤202中，在所述终端区的所述外延层中形成环绕所述原胞区的环形槽，并在所述环形槽中填充氧化层。
在本申请的一个实施例中，可通过光刻和蚀刻技术在外延层2中形成环形槽3，之后采用氧化沉积处理或热氧化沉积处理在环形槽3中形成氧化层4。其中，氧化层4的材质可以是二氧化硅。
在本申请的一个实施例中，所述环形槽3的宽度范围可为2μm-6μm，深度范围为3μm-5μm，也即是氧化层4的宽度范围为2μm-6μm，深度范围为3μm-5μm。
在步骤203中，在所述终端区的所述外延层中形成具有第二导电类型的场限环。
在本申请的一个实施例中，可通过注入杂质、经退火工艺处理在所述外延层2中形成P型的场限环5。在注入杂质时，可以介质层14作为遮挡，即将需要形成场限环5的位置上方的介质层14刻蚀掉，其余部分的介质层14作为遮挡。
场限环5的深度一般大于氧化层4的深度，例如环形槽3的底部与场限环5的底部之间的距离可以是2μm-4μm。
在本申请的一个实施例中，所述场限环5的至少一侧边缘处可形成有所述氧化层4。优选地，当场限环5的一个边缘处形成有氧化层4时，氧化层4可形成在场限环5的靠近原胞区10的边缘处。
在本申请的一个实施例中，所述场限环5的两侧边缘处可均形成有所述氧化层4。
在本申请的一个实施例中，场限环5的数量为两个或两个以上时，相邻的两个场限环5的相邻的边缘可与同一个氧化层4邻接。
在步骤204中，在所述截止区的所述外延层中形成具有第一导电类型的注入区。
在本申请的一个实施例中，可通过注入杂质、经退火工艺处理在所述外延层2中形成N型的注入区6。在注入杂质时，可以介质层14作为遮挡，即将需要形成注入区6的位置上方的介质层14刻蚀掉，其余部分的介质层14作为遮挡。
通过步骤204可得到第一中间结构，如图13所示，为第一中间结构的结构示意图。
在步骤205中，在所述原胞区的外延层上方形成栅极。
在本申请的一个实施例中，可通过淀积多晶硅及刻蚀技术在外延层2上方的场氧化层14上方形成栅极11。
在本申请的一个实施例中，步骤205中在形成栅极的同时也在外延层2上方形成多晶硅场板91。
在步骤206中，在所述原胞区的所述外延层中形成具有第二导电类型的源区。
在本申请的一个实施例中，可通过注入杂质、经退火工艺处理在所述外延层2中形成P型的源区8。在注入杂质时，首先将要形成源区8的位置上方的介质层14刻蚀掉，然后以栅极11和多晶硅场板91作为遮挡。
其中，在上个步骤中形成的所述多晶硅场板91可位于所述源区8靠近所述终端区20的边缘的上方和/或所述场限环5的边缘的上方。可选地，所述源区8靠近所述终端区20的边缘及与源区8相邻的场限环5靠近原胞区10的边缘上方可设置一个多晶硅场板91，该多晶硅场板91的长度大于源区8与该场限环5之间距离。可选地，场限环5的两个边缘的上方均设置有多晶硅场板91。可选地，当场限环5的数量为两个或两个以上时，相邻的两个场限环5的相邻的边缘上方可设置一个多晶硅场板91。
在步骤206后，该制备方法还包括：在栅极11和多晶硅场板91上形成介质层15。其中，可采用氧化沉积处理或热氧化沉积处理在栅极11和多晶硅场板91上方形成介质层15。
在步骤207中，在所述原胞区的源区中形成具有第一导电类型的体区。
其中，体区7形成于栅极11下方。
在本申请的一个实施例中，可通过注入杂质、经退火工艺处理在所述外延层2中形成N型的体区7。在注入杂质时，可以介质层15作为遮挡，即将需要形成体区7的位置上方的介质层15刻蚀掉，其余部分的介质层15作为遮挡。
通过步骤207可得到第二中间结构。
如图14所示，为第二中间结构的结构示意图。
在步骤208中，在所述源区上方形成源极。
在本申请的一个实施例中，可首先通过光刻和蚀刻技术在源区8上方的介质层15上形成接触孔，之后再通过金属溅射在接触孔内填充金属以及在介质层15上方形成金属层，接触孔内的金属及介质层15上方的金属层构成源极12。
在步骤208之后，该制备方法还可包括：在介质层15的上表面形成位于多晶硅场板91上方的金属场板92。其中，可通过金属溅射、光刻和刻蚀技术形成金属场板92。多晶硅场板91上方的介质层15上可先形成接触孔，金属场板92通过接触孔与多晶硅场板91接触。其中，金属场板92可在源极12之前形成，也可在源极12之后形成。
在本申请的一个实施例中，若介质层15的上表面未形成有多晶硅场板91，则可直接在介质层15的上表面形成金属场板92。所述金属场板92可位于所述源区8靠近所述终端区20的边缘的上方和/或所述场限环5的边缘的上方。可选地，所述源区8靠近所述终端区20的边缘及与源区8相邻的场限环5靠近原胞区10的边缘上方可设置一个金属场板92，该金属场板92的长度大于源区8与该场限环5之间距离。可选地，场限环5的两个边缘的上方均设置有金属场板92。可选地，当场限环5的数量为两个或两个以上时，相邻的两个场限环5的相邻的边缘上方可设置一个金属场板92。
在步骤209中，在所述衬底的下方制备漏极。
在本申请的一个实施例中，通过金属蒸发工艺形成漏极13。
本申请实施例所达到的主要技术效果是：通过在终端区20的外延层2中设置氧化层4，由于氧化层4的介电常数约为外延层2的介电常数的三倍，与外延层2相比，氧化层4可承受的电场强度的尖峰值为外延层2可承受的电场强度的尖峰值的三倍左右，从而可使得结终端结构100的尺寸一定时可承受更高的耐压；并且，当结终端结构100的耐压一定时，氧化层4的设置可减小结终端的尺寸。
在本申请中，装置实施例与方法实施例在不冲突的情况下，可以互为补充。以上所描述的装置实施例仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本申请方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。
Claims (11)
1.一种结终端结构(100)，所述结终端结构包括原胞区(10)、位于所述原胞区外周的终端区(20)以及位于所述终端区外周的截止区(30)；其特征在于，所述结终端结构包括：
具有第一导电类型的衬底(1)；
形成于所述衬底(1)之上的具有第一导电类型的外延层(2)；
形成于所述终端区(20)的所述外延层(2)中的环绕所述原胞区(10)的环形槽(3)及填充在所述环形槽中的氧化层(4)；
形成于所述终端区(20)的所述外延层(2)中的具有第二导电类型的场限环(5)；
形成于所述截止区(30)的所述外延层中的具有第一导电类型的注入区(6)；
形成于所述原胞区(10)的所述外延层(2)中的具有第二导电类型的源区(8)；
形成于所述源区中的具有第一导电类型的体区(7)。
2.根据权利要求1所述的结终端结构，其特征在于，所述环形槽的宽度范围为2μm-6μm，深度范围为3μm-5μm。
3.根据权利要求1所述的终端结构，其特征在于，所述氧化层(4)形成于所述场限环(5)的靠近所述原胞区的边缘处。
4.根据权利要求1所述的终端结构，其特征在于，所述场限环(5)的两侧边缘处分别形成有所述氧化层(4)。
5.根据权利要求1所述的结终端结构，其特征在于，所述场限环(5)的数量为两个或两个以上，相邻的两个所述场限环的相邻的边缘与同一个所述氧化层邻接。
6.根据权利要求1所述的结终端结构，其特征在于，所述结终端结构还包括形成于所述外延层之上的场板(9)，所述场板位于所述源区的靠近所述终端区的边缘的上方和/或所述场限环的边缘的上方。
7.根据权利要求6所述的结终端结构，其特征在于，所述场板(9)包括多晶硅场板(91)及形成于所述多晶硅场板(91)之上的金属场板(92)，或者，所述场板包括所述多晶硅场板或所述金属场板。
8.根据权利要求1所述的结终端结构，其特征在于，所述外延层的掺杂浓度小于所述衬底的掺杂浓度，所述体区的掺杂浓度大于所述源区及所述场限环的掺杂浓度，所述注入区的掺杂浓度大于所述源区及所述场限环的掺杂浓度。
9.一种结终端结构的制备方法，所述终端结构包括原胞区、位于所述原胞区外周的终端区以及位于所述终端区外周的截止区；其特征在于，所述制备方法包括：
在具有第一导电类型的衬底上形成具有第一导电类型的外延层；
在所述终端区的所述外延层中形成环绕所述原胞区的环形槽，并在所述环形槽中填充氧化层；
在所述终端区的所述外延层中形成具有第二导电类型的场限环；
在所述截止区的所述外延层中形成具有第一导电类型的注入区；
在所述原胞区的所述外延层中形成具有第二导电类型的源区；
在所述原胞区的源区中形成具有第一导电类型的体区。
10.根据权利要求9所述的制备方法，其特征在于，根据权利要求1所述的结终端结构，其特征在于，所述环形槽的宽度范围为2μm-6μm，深度范围为3μm-5μm。
11.根据权利要求9所述的制备方法，其特征在于，所述制备方法还包括：
在所述外延层之上形成场板，所述场板位于所述源区的靠近所述终端区的边缘的上方和/或所述场限环的边缘的上方；
所述场板包括多晶硅场板及形成于所述多晶硅场板之上的金属场板，或者，所述场板包括所述多晶硅场板和所述金属场板中的一个。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113193036A (zh) * | 2021-03-24 | 2021-07-30 | 深圳深爱半导体股份有限公司 | 晶体管终端结构及其制备方法 |
| CN115312586A (zh) * | 2022-09-01 | 2022-11-08 | 江苏长晶科技股份有限公司 | 一种碳化硅功率器件 |
| CN116544268A (zh) * | 2023-07-06 | 2023-08-04 | 通威微电子有限公司 | 一种半导体器件结构及其制作方法 |
| CN117153863A (zh) * | 2023-09-20 | 2023-12-01 | 民华微(上海)电子科技有限公司 | 半导体功率器件的终端保护结构的制造方法 |
| CN117253903A (zh) * | 2023-09-20 | 2023-12-19 | 民华微(上海)电子科技有限公司 | 半导体功率器件的终端保护结构及其制造方法 |
| CN117253903B (zh) * | 2023-09-20 | 2024-10-29 | 民华微(上海)电子科技有限公司 | 半导体功率器件的终端保护结构及其制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101236991A (zh) * | 2007-01-31 | 2008-08-06 | 富士电机控股株式会社 | 半导体器件及其制造方法 |
| CN101261992A (zh) * | 2008-04-11 | 2008-09-10 | 苏州硅能半导体科技股份有限公司 | 一种功率沟槽式mos场效应管及其制造方法 |
| CN103887338A (zh) * | 2012-12-21 | 2014-06-25 | 微机电科技香港有限公司 | 一种适用于深槽超结器件的结终端及其制备方法 |
| CN107204372A (zh) * | 2017-07-19 | 2017-09-26 | 无锡新洁能股份有限公司 | 一种优化终端结构的沟槽型半导体器件及制造方法 |
| CN108574012A (zh) * | 2017-03-08 | 2018-09-25 | 无锡华润华晶微电子有限公司 | 超结vdmos器件及其制备方法 |
-
2018
- 2018-12-19 CN CN201811557431.2A patent/CN111341832B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101236991A (zh) * | 2007-01-31 | 2008-08-06 | 富士电机控股株式会社 | 半导体器件及其制造方法 |
| CN101261992A (zh) * | 2008-04-11 | 2008-09-10 | 苏州硅能半导体科技股份有限公司 | 一种功率沟槽式mos场效应管及其制造方法 |
| CN103887338A (zh) * | 2012-12-21 | 2014-06-25 | 微机电科技香港有限公司 | 一种适用于深槽超结器件的结终端及其制备方法 |
| CN108574012A (zh) * | 2017-03-08 | 2018-09-25 | 无锡华润华晶微电子有限公司 | 超结vdmos器件及其制备方法 |
| CN107204372A (zh) * | 2017-07-19 | 2017-09-26 | 无锡新洁能股份有限公司 | 一种优化终端结构的沟槽型半导体器件及制造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113193036A (zh) * | 2021-03-24 | 2021-07-30 | 深圳深爱半导体股份有限公司 | 晶体管终端结构及其制备方法 |
| CN115312586A (zh) * | 2022-09-01 | 2022-11-08 | 江苏长晶科技股份有限公司 | 一种碳化硅功率器件 |
| CN115312586B (zh) * | 2022-09-01 | 2023-10-17 | 江苏长晶科技股份有限公司 | 一种碳化硅功率器件 |
| CN116544268A (zh) * | 2023-07-06 | 2023-08-04 | 通威微电子有限公司 | 一种半导体器件结构及其制作方法 |
| CN116544268B (zh) * | 2023-07-06 | 2023-09-26 | 通威微电子有限公司 | 一种半导体器件结构及其制作方法 |
| CN117153863A (zh) * | 2023-09-20 | 2023-12-01 | 民华微(上海)电子科技有限公司 | 半导体功率器件的终端保护结构的制造方法 |
| CN117253903A (zh) * | 2023-09-20 | 2023-12-19 | 民华微(上海)电子科技有限公司 | 半导体功率器件的终端保护结构及其制造方法 |
| CN117253903B (zh) * | 2023-09-20 | 2024-10-29 | 民华微(上海)电子科技有限公司 | 半导体功率器件的终端保护结构及其制造方法 |
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| Publication number | Publication date |
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