CN110676320A - 沟槽mosfet及其制造方法 - Google Patents

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Abstract

本申请提供了一种沟槽MOSFET及其制造方法。所述沟槽MOSFET包括：具有第一导电类型的衬底；形成于所述衬底之上的具有第一导电类型的外延层，所述外延层的掺杂浓度低于所述衬底的掺杂浓度；形成于所述外延层中的沟槽；形成于所述沟槽下方的具有第二导电类型的埋层；填充在所述沟槽内的栅结构，所述栅结构包括屏蔽栅电极、位于所述屏蔽栅电极上方的控制栅电极及包覆所述屏蔽栅电极及填充在所述控制栅电极侧部的介质层；形成于所述外延层中的具有第二导电类型的体区；形成于所述外延层中且位于所述体区上方的具有第一导电类型的源区，所述源区的掺杂浓度大于所述体区的掺杂浓度。

Description

沟槽MOSFET及其制造方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种沟槽MOSFET及其制造方法。
背景技术
在半导体领域的发展中，对于中高压MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor，金属氧化物半导体场效应晶体管)来说，提高MOSFET 的耐压及降低比导通电阻成为研究的重点。
SGTMOS(屏蔽栅沟槽MOS)包括衬底、位于所述衬底之上的外延层以及位于外延层内的器件结构。现有技术中的SGTMOS的外延层的掺杂浓度是恒定的，可通过降低外延层的掺杂浓度来提高SGTMOS的耐压，但同时也会导致 SGTMOS的比导通电阻(单位面积上的导通电阻)升高。因此，现有的SGTMOS 不能在保持比导通电阻不增大的情况下进一步提高SGTMOS的耐压，也不能在保持耐压不降低的情况下降低SGTMOS的比导通电阻。
发明内容
根据本申请实施例的第一方面，提供了一种沟槽MOSFET，包括：
具有第一导电类型的衬底；
形成于所述衬底之上的具有第一导电类型的外延层，所述外延层的掺杂浓度低于所述衬底的掺杂浓度；
形成于所述外延层中的沟槽；
形成于所述沟槽下方的具有第二导电类型的埋层；
填充在所述沟槽内的栅结构，所述栅结构包括屏蔽栅电极、位于所述屏蔽栅电极上方的控制栅电极、包覆所述屏蔽栅电极及填充在所述控制栅电极侧部的介质层；
形成于所述外延层中的具有第二导电类型的体区；
形成于所述外延层中且位于所述体区上方的具有第一导电类型的源区，所述源区的掺杂浓度大于所述体区的掺杂浓度。
在本申请的一个实施例中，所述埋层的深度范围为1μm-3μm，所述埋层中杂质的注入剂量范围为4e12离子/cm2～6e12离子/cm2。
在本申请的一个实施例中，所述外延层包括第一外延层和形成于所述第一外延层之上的第二外延层，所述第一外延层的掺杂浓度小于所述第二外延层。
在本申请的一个实施例中，所述埋层的底部和所述衬底的上表面之间的距离小于所述第二外延层的底部与所述衬底的上表面之间的距离。
在本申请的一个实施例中，所述沟槽MOSFET还包括位于所述外延层中且位于所述体区下方的多个具有第一导电类型的注入区，多个所述注入区从上至下排布且位于所述屏蔽栅电极侧部，所述注入区的掺杂浓度大于所述外延层的掺杂浓度。
在本申请的一个实施例中，最下方的所述注入区的底部和所述衬底的上表面之间的距离与所述屏蔽栅电极的底部和所述衬底的上表面之间的距离之差的范围为-0.2μm至0.2μm，最上方的所述注入区的顶部和所述衬底的上表面之间的距离与所述屏蔽栅电极的顶部和所述衬底的上表面之间的距离之差的范围为-0.2μm至0.2μm。
在本申请的一个实施例中，多个所述注入区均匀间隔排布。
在本申请的一个实施例中，多个所述注入区的掺杂浓度相同。
在本申请的一个实施例中，多个所述注入区的掺杂浓度由上至下依次增大或依次减小。
根据本申请实施例的第二方面，提供了一种沟槽MOSFET的制造方法，所述方法包括：
在具有第一导电类型的衬底上制备具有第一导电类型的外延层，所述外延层的掺杂浓度小于所述衬底的掺杂浓度；
在所述外延层中制备沟槽；
在所述沟槽下方制备具有第二导电类型的埋层；
在所述沟槽内制备栅结构，所述栅结构包括屏蔽栅电极、位于所述屏蔽栅电极上方的控制栅电极、包覆所述屏蔽栅电极及填充在所述控制栅电极侧部的介质层；
在所述外延层中制备具有第二导电类型的体区；
在所述外延层中制备位于所述体区上方的具有第一导电类型的源区，所述源区的掺杂浓度大于所述体区的掺杂浓度。
在本申请的一个实施例中，所述埋层的深度范围为1μm-3μm，所述埋层中杂质的注入剂量为4e12离子/cm2～6e12离子/cm2。
在本申请的一个实施例中，在所述外延层中制备沟槽之前，所述制造方法还包括：
在所述外延层中制备多个具有第一导电类型的注入区，多个所述注入区从上至下排布且位于所述屏蔽栅电极侧部，所述注入区的掺杂浓度大于所述外延层的掺杂浓度，所述注入区位于所述体区下方。
在本申请的一个实施例中，最下方的所述注入区的底部和所述衬底的上表面之间的距离与所述屏蔽栅电极的底部和所述衬底的上表面之间的距离之差的范围为-0.2μm至0.2μm，最上方的所述注入区的顶部和所述衬底的上表面之间的距离与所述屏蔽栅电极的顶部和所述衬底的上表面之间的距离之差的范围为-0.2μm至0.2μm。
本申请实施例提供的沟槽MOSFET及其制造方法，通过在沟槽下方形成埋层，可以增大在埋层高度范围内的电场，使沟槽MOSFET的耐压提高。同时 MOSFET的耐压一定时，通过在沟槽下方形成埋层，可以增大外延层的掺杂浓度，以降低沟槽MOSFET的比导通电阻。
附图说明
图1为本申请实施例提供的一种沟槽MOSFET的结构示意图；
图2为本申请实施例提供的另一种沟槽MOSFET的结构示意图；
图3为本申请实施例提供的再一种沟槽MOSFET的结构示意图；
图4为本申请实施例提供的再一种沟槽MOSFET的结构示意图；
图5为未形成有埋层的沟槽MOSFET结构及电场分布示意图；
图6为本申请实施例提供的沟槽MOSFET的结构及电场分布示意图；
图7为本申请实施例提供的沟槽MOSFET的制造方法的流程图。
图中的附图标记分别为：
1、衬底；
2、外延层；
201、第一外延层；
202、第二外延层；
3、沟槽；
4、埋层；
5、栅结构；
501、屏蔽栅电极；
502、控制栅电极；
503、介质层；
6、体区；
7、源区；
8、源极；
9、漏极；
10、注入区；
11、绝缘层；
12、接触孔。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“多个”包括两个，相当于至少两个。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
下面结合附图，对本申请实施例中的屏蔽栅沟槽MOSFET及制备方法进行详细说明。在不冲突的情况下，下述的实施例及实施方式中的特征可以相互补充或相互组合。
图1至图4为本申请实施例提供的沟槽MOSFET的结构示意图，图5 为本申请实施例提供的未形成有埋层及注入区的沟槽MOSFET结构及电场分布示意图，图6为本申请实施例提供的沟槽MOSFET的结构及电场分布示意图。本申请实施例提供的沟槽MOSFET为中压(100V-200V)MOSFET。
在本申请实施例中，由衬底指向外延层的方向为上方。
请参见图1至图4，本申请实施例提供的沟槽MOSFET包括：
具有第一导电类型的衬底1；
形成于衬底1之上的具有第一导电类型的外延层2，外延层2的掺杂浓度低于衬底1的掺杂浓度；
形成于外延层2中的沟槽3；
形成于沟槽3下方的具有第二导电类型的埋层4；
填充在沟槽3内的栅结构5，栅结构5包括屏蔽栅电极501、位于屏蔽栅电极501上方的控制栅电极502、包覆屏蔽栅电极501及填充在控制栅电极502侧部的介质层503；
形成于外延层2中的具有第二导电类型的体区6；
形成于外延层2中且位于体区6上方的具有第一导电类型的源区7，源区7 的掺杂浓度大于体区6的掺杂浓度；
源极8；及
漏极9。
本申请实施例提供的沟槽MOSFET，通过在沟槽3下方形成埋层4，可以增大在埋层4高度范围内的电场。对比图5和图6可以看出，通过在沟槽 3底部填充埋层4，在沟槽MOSFET承受反向电压时，使在埋层4高度范围内的电场明显增大，因此可提高沟槽MOSFET的耐压。同时通过形成埋层4，在保持MOSFET的耐压不变时，可以增大外延层2的掺杂浓度，以降低沟槽 MOSFET的比导通电阻。并且对于耐压一定的沟槽MOSFET，通过在沟槽3 下方形成埋层4，可减小沟槽3的深度，降低在外延层2内形成沟槽3的工艺难度。
在本申请的一个实施例中，埋层4的厚度范围为1μm-3μm，例如可为2μm，形成埋层4时杂质的注入剂量的范围为4e12离子/cm2～6e12离子/cm2，例如可为5e12离子/cm2。其中，埋层4的具体浓度和厚度根据沟槽MOSFET的耐压大小及外延层2的掺杂浓度确定。
在本申请的一个实施例中，栅结构5的介质层503包括包覆屏蔽栅电极501 的场氧化层和填充在控制栅电极502侧部的栅氧化层。其中，位于屏蔽栅电极 501底部和侧部的场氧化层可采用氧化沉积处理或热氧化沉积处理形成，位于屏蔽栅电极501和控制栅电极502之间的场氧化层可采用高密度等离子体化学气相沉积(HDP)工艺形成。
在本申请的一个实施例中，沟槽MOSFET还包括形成于外延层2中且位于体区6下方的多个具有第一导电类型的注入区10，多个注入区10从上至下排布且位于屏蔽栅电极501侧部，注入区10的掺杂浓度大于外延层2的掺杂浓度。通过在外延层2内形成位于屏蔽栅电极501侧部的多个注入区10，可以调整外延层2在屏蔽栅电极501的高度范围内的部分的不同位置处的掺杂浓度。在沟槽MOSFET承受反向电压时，电荷平衡更理想，使得实际的电场分布更接近完美的矩形分布。并且注入区10的掺杂浓度大于外延层2的掺杂浓度，可降低沟槽MOSFET的比导通电阻。
进一步地，最下方的注入区10的底部和衬底1的上表面之间的距离与屏蔽栅电极501的底部和衬底1的上表面之间的距离之差的范围为-0.2μm至 0.2μm，最上方的注入区10的顶部和衬底1的上表面之间的距离与屏蔽栅电极501的顶部和衬底1的上表面之间的距离之差的范围为-0.2μm至0.2μm。这样设置可使多个注入区10更有效的调整屏蔽栅电极501的高度范围内的电场大小。
在本申请的一个实施例中，注入区10的数量为二至五个，优选为三个。
在本申请的一个实施例中，多个注入区10均匀间隔排布。多个注入区10 间隔排布，相比于连续分布，制作工艺较简单，制作成本更低。在其他实施例中，多个注入区10也可以是连续分布。
在本申请的一个实施例中，多个注入区10的掺杂浓度相同。
在本申请的另一个实施例中，多个注入区10的掺杂浓度由上至下依次增大或依次减小。在其他实施例中，多个注入区10的掺杂浓度也可以是无规律的分布。
在本申请的一个实施例中，外延层2包括第一外延层201和位于第一外延层201之上的第二外延层202，第一外延层201的掺杂浓度小于第二外延层 202。多个注入区10形成于第二外延层202内，注入区10的掺杂浓度大于第二外延层202的掺杂浓度。
在本申请的一个实施例中，埋层4的底部和衬底1的上表面之间的距离小于第二外延层202的底部与衬底1的上表面之间的距离。沟槽MOSFET在承受反向耐压时，埋层4可同时调节第一外延层201及第二外延层202高度范围内的电场，可使第一外延层201及第二外延层202高度范围内的电场分别增大，从而使第一外延层201及第二外延层202高度范围内的电场分布更接近矩形，进而提高沟槽MOSFET的耐压。由于屏蔽栅电极501也可调节第二外延层202高度范围内的电场分布，则第二外延层202的掺杂浓度可大于第一外延层201的掺杂浓度，进而可减小沟槽MOSFET的比导通电阻。并且第一外延层201的掺杂浓度较低，可以保证电场在第一外延层201内不会下降太快，从而保证沟槽MOSFET耐压较高。
在本申请的一个实施例中，沟槽MOSFET还包括位于控制栅电极502 及源区上方的绝缘层11。绝缘层11、体区6及源区7中形成有接触孔12。源极8包括位于绝缘层11上方的金属层及填充在接触孔12内的金属。
在本申请的一个实施例中，第一导电类型为N型，第二导电类型为P型。也即是，衬底1为N型衬底，外延层2为N型外延层，埋层4为P型埋层，体区6为P型掺杂形成，源区7为N型掺杂形成，注入区10为N型掺杂形成。
本申请实施例提供的沟槽MOSFET，埋层4、第一外延层201、第二外延层202、注入区10的掺杂浓度及厚度可根据沟槽MOSFET的耐压要求确定。
本申请实施例提供的沟槽MOSFET，通过在沟槽3下方形成埋层4以及在屏蔽栅电极501侧部形成上下排布的多个注入区10，使埋层4高度范围内的电场以及屏蔽栅电极501高度范围内的电场增大，从而使外延层2高度范围内的电场分布更接近矩形，因而可提高沟槽MOSFET的耐压；通过设置外延层2包括第一外延层201和第二外延层202，第二外延层202的掺杂浓度大于第一外延层201的掺杂浓度，且注入区10的浓度大于第二外延层202 的掺杂浓度，则可降低沟槽MOSFET的比导通电阻，同时第一外延层的耐压不会下降得太快，进一步保证了沟槽MOSFET耐压。再次对比图5和图6 可知，在第一外延层201和第二外延层202的基础上，新增埋层4和多个注入区10后，在沟槽MOSFET承受反向电压时，电荷平衡更理想，屏蔽栅电极501的高度范围内的电场明显增大，因此可提高沟槽MOSFET的耐压，在外延层2高度范围内的电场分布更接近理想的矩形分布。此外，注入区10 的掺杂浓度大于外延层2的掺杂浓度，可降低沟槽MOSFET的比导通电阻，最终确保沟槽MOSFET具备足够高的耐压能力的同时具有较低的比导通电阻。
图7为本申请实施例提供的沟槽MOSFET的制造方法流程图。参见图7，该制备方法包括以下步骤201-步骤211。
在步骤201中，在具有第一导电类型的衬底制备具有第一导电类型的外延层，外延层的掺杂浓度小于衬底的掺杂浓度。
在本申请的一个实施例中，第一导电类型为N型，第二导电类型为P型。
在本申请的一个实施例中，可以以N型掺杂半导体为衬底，通过外延生长的方法在衬底上淀积N型半导体以形成外延层。
在本申请的一个实施例中，外延层包括第一外延层和位于第一外延层之上的第二外延层，第一外延层的掺杂浓度小于第二外延层。可通过外延生长的方法在衬底上形成第一外延层，之后通过外延生长的方法在第一外延层上形成第二外延层。
在步骤202中，在外延层中制备从上至下排布的多个具有第一导电类型的注入区，注入区的掺杂浓度大于外延层的掺杂浓度。
其中，多个注入区形成于第二外延层中。
在本申请的一个实施例中，最下方的注入区的底部和衬底的上表面之间的距离与屏蔽栅电极的底部和衬底的上表面之间的距离之差的范围为-0.2μm 至0.2μm，最上方的注入区的顶部和衬的上表面之间的距离与屏蔽栅电极的顶部和衬底的上表面之间的距离之差的范围为-0.2μm至0.2μm。
在本申请的一个实施例中，通过注入杂质、经退火工艺处理在第二外延层中形成多个N型注入区。
在本申请的一个实施例中，注入区的数量为二至五个，例如可以为三个。
在本申请的一个实施例中，多个注入区均匀间隔排布。多个注入区间隔排布，相比于连续分布，制作工艺较简单，制作成本更低。在其他实施例中，多个注入区也可以是连续分布。
在本申请的一个实施例中，多个注入区的掺杂浓度相同。
在本申请的另一个实施例中，多个注入区的掺杂浓度由上至下依次增大或依次减小。在其他实施例中，多个注入区的掺杂浓度也可以是无规律的分布。
在步骤203中，在外延层中制备沟槽。
在本申请的一个实施例中，通过光刻和蚀刻技术在外延层中形成沟槽。
在步骤204中，在沟槽下方制备具有第二导电类型的埋层。
在本申请的一个实施例中，通过注入杂质、经退火工艺处理在沟槽的底部形成一定分布区域的P型埋层。在P型埋层的作用下，其对应的外延层部分的电荷平衡更加理想，电场分布接近矩形分布，从而沟槽MOSFET的耐压增大。
在本申请的一个实施例中，形成P型埋层时杂质的注入剂量的范围为 4e12离子/cm2～6e12离子/cm2，P型埋层的厚度范围为1μm-3μm。
在步骤205中，在沟槽内制备栅结构，栅结构包括屏蔽栅电极、位于屏蔽栅电极上方的控制栅电极、包覆屏蔽栅电极及填充在控制栅电极侧部的介质层，屏蔽栅电极位于多个注入区侧部。
在本申请的一个实施例中，最下方的注入区的底部和衬底的上表面之间的距离与屏蔽栅电极的底部和衬底的上表面之间的距离之差的范围为-0.2μm 至0.2μm，最上方的注入区的顶部和衬底的上表面之间的距离与屏蔽栅电极的顶部和衬底的上表面之间的距离之差的范围为-0.2μm至0.2μm。
在本申请的一个实施例中，包覆屏蔽栅电极的介质层为场氧化层，填充在控制栅电极侧部的介质层为栅氧化层。
在本申请的一个实施例中，通过氧化沉积处理或热氧化沉积处理在沟槽的底部和下侧的侧壁形成场氧化层，通过淀积多晶硅及刻蚀技术形成屏蔽栅电极，通过高密度等离子体化学气相沉积(HDP)、刻蚀工艺在屏蔽栅电极上方形成场氧化层，通过热氧化沉积处理在沟槽上侧的侧壁形成栅氧化层，通过淀积多晶硅及刻蚀技术在场氧化层上方形成控制栅电极。
在步骤206中，在外延层中制备位于多个注入区上方的具有第二导电类型的体区。
在本申请的一个实施例中，通过注入杂质、经退火工艺处理在第二外延层中形成P型体区。P型体区与最上方的注入区间隔排布。
在步骤207中，在外延层中制备位于体区上方的具有第一导电类型的源区，源区的掺杂浓度大于体区的掺杂浓度。
在本申请的一个实施例中，通过注入杂质、经退火工艺处理在体区上部形成N型源区。
在步骤208中，在控制栅电极及源区上方制备绝缘层。
在本申请的一个实施例中，通过化学气相沉积在沟槽及源区上方形成绝缘层。
在步骤209中，在绝缘层、体区及源区中制备接触孔。
在本申请的一个实施例中，通过光刻和蚀刻技术在绝缘层、体区及源区中形成接触孔。
在步骤210中，在接触孔中和绝缘层上方制备源极。
在本申请的一个实施例中，通过金属溅射在接触孔内填充金属以及在绝缘层上方形成金属层，接触孔内的金属及绝缘层上方的金属层构成源极。
在步骤211中，在衬底的下方制备漏极。
在本申请的一个实施例中，通过金属蒸发工艺形成漏极。
本申请实施例提供的沟槽MOSFET的制备方法，通过在沟槽下方形成埋层以及在屏蔽栅电极侧部形成上下排布的多个注入区，以及设置外延层包括第一外延层和第二外延层，使沟槽高度范围内的电场以及屏蔽栅电极高度范围内的电场增大，从而使外延层高度范围内的电场分布更接近矩形，在有效提高沟槽MOSFET的耐压的同时，比导通电阻的降低也不会受限。此外，通过设置第二外延层的掺杂浓度大于第一外延层的掺杂浓度，且注入区的浓度大于第二外延层的掺杂浓度，则可降低沟槽MOSFET的比导通电阻，同时第一外延层的耐压不会下降得太快，进一步保证了沟槽MOSFET耐压，最终确保沟槽MOSFET具备足够高的耐压能力的同时具有较低的比导通电阻。
以上所述仅是本申请的较佳实施例而已，并非对本申请做任何形式上的限制，虽然本申请已以较佳实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (13)

1.一种沟槽MOSFET，其特征在于，包括：
具有第一导电类型的衬底(1)；
形成于所述衬底(1)之上的具有第一导电类型的外延层(2)，所述外延层(2)的掺杂浓度低于所述衬底(1)的掺杂浓度；
形成于所述外延层(2)中的沟槽(3)；
形成于所述沟槽(3)下方的具有第二导电类型的埋层(4)；
填充在所述沟槽(3)内的栅结构(5)，所述栅结构(5)包括屏蔽栅电极(501)、位于所述屏蔽栅电极(501)上方的控制栅电极(502)、包覆所述屏蔽栅电极(501)及填充在所述控制栅电极(502)侧部的介质层(503)；
形成于所述外延层(2)中的具有第二导电类型的体区(6)；
形成于所述外延层(2)中且位于所述体区(6)上方的具有第一导电类型的源区(7)，所述源区(7)的掺杂浓度大于所述体区(6)的掺杂浓度。
2.根据权利要求1所述的沟槽MOSFET，其特征在于，所述埋层(4)的深度范围为1μm-3μm，所述埋层(4)中杂质的注入剂量范围为4e12离子/cm2～6e12离子/cm2。
3.根据权利要求1所述的沟槽MOSFET，其特征在于，所述外延层(2)包括第一外延层(201)和形成于所述第一外延层(201)之上的第二外延层(202)，所述第一外延层(201)的掺杂浓度小于所述第二外延层(202)。
4.根据权利要求3所述的沟槽MOSFET，其特征在于，所述埋层(4)的底部和所述衬底(1)的上表面之间的距离小于所述第二外延层(202)的底部与所述衬底(1)的上表面之间的距离。
5.根据权利要求1所述的沟槽MOSFET，其特征在于，所述沟槽MOSFET还包括位于所述外延层(2)中且位于所述体区(6)下方的多个具有第一导电类型的注入区(10)，多个所述注入区(10)从上至下排布且位于所述屏蔽栅电极(501)侧部，所述注入区(10)的掺杂浓度大于所述外延层(2)的掺杂浓度。
6.根据权利要求5所述的沟槽MOSFET，其特征在于，最下方的所述注入区(10)的底部和所述衬底(1)的上表面之间的距离与所述屏蔽栅电极(501)的底部和所述衬底(1)的上表面之间的距离之差的范围为-0.2μm至0.2μm，最上方的所述注入区(10)的顶部和所述衬底(1)的上表面之间的距离与所述屏蔽栅电极(501)的顶部和所述衬底(1)的上表面之间的距离之差的范围为-0.2μm至0.2μm。
7.根据权利要求5所述的沟槽MOSFET，其特征在于，多个所述注入区(10)均匀间隔排布。
8.根据权利要求5所述的沟槽MOSFET，其特征在于，多个所述注入区(10)的掺杂浓度相同。
9.根据权利要求5所述的沟槽MOSFET，其特征在于，多个所述注入区(10)的掺杂浓度由上至下依次增大或依次减小。
10.一种沟槽MOSFET的制造方法，其特征在于，所述方法包括：
在具有第一导电类型的衬底上制备具有第一导电类型的外延层，所述外延层的掺杂浓度小于所述衬底的掺杂浓度；
在所述外延层中制备沟槽；
在所述沟槽下方制备具有第二导电类型的埋层；
在所述沟槽内制备栅结构，所述栅结构包括屏蔽栅电极、位于所述屏蔽栅电极上方的控制栅电极、包覆所述屏蔽栅电极及填充在所述控制栅电极侧部的介质层；
在所述外延层中制备具有第二导电类型的体区；
在所述外延层中制备位于所述体区上方的具有第一导电类型的源区，所述源区的掺杂浓度大于所述体区的掺杂浓度。
11.根据权利要求10所述的沟槽MOSFET的制造方法，其特征在于，所述埋层的深度范围为1μm-3μm，所述埋层中杂质的注入剂量为4e12离子/cm2～6e12离子/cm2。
12.根据权利要求10所述的沟槽MOSFET的制造方法，其特征在于，在所述外延层中制备沟槽之前，所述制造方法还包括：
在所述外延层中制备多个具有第一导电类型的注入区，多个所述注入区从上至下排布且位于所述屏蔽栅电极侧部，所述注入区的掺杂浓度大于所述外延层的掺杂浓度，所述注入区位于所述体区下方。
13.根据权利要求12所述的沟槽MOSFET的制造方法，其特征在于，最下方的所述注入区的底部和所述衬底的上表面之间的距离与所述屏蔽栅电极的底部和所述衬底的上表面之间的距离之差的范围为-0.2μm至0.2μm，最上方的所述注入区的顶部和所述衬底的上表面之间的距离与所述屏蔽栅电极的顶部和所述衬底的上表面之间的距离之差的范围为-0.2μm至0.2μm。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115966594A (zh) * 2022-12-30 2023-04-14 深圳真茂佳半导体有限公司 保护栅极电荷平衡的mosfet器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102130169A (zh) * 2010-01-20 2011-07-20 上海华虹Nec电子有限公司 具有屏蔽栅的功率mos器件结构及其制备方法
CN105405877A (zh) * 2014-09-05 2016-03-16 英飞凌科技奥地利有限公司 具有埋置场板的高电子迁移率晶体管
CN106531783A (zh) * 2015-09-11 2017-03-22 株式会社东芝 半导体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102130169A (zh) * 2010-01-20 2011-07-20 上海华虹Nec电子有限公司 具有屏蔽栅的功率mos器件结构及其制备方法
CN105405877A (zh) * 2014-09-05 2016-03-16 英飞凌科技奥地利有限公司 具有埋置场板的高电子迁移率晶体管
CN106531783A (zh) * 2015-09-11 2017-03-22 株式会社东芝 半导体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115966594A (zh) * 2022-12-30 2023-04-14 深圳真茂佳半导体有限公司 保护栅极电荷平衡的mosfet器件及其制造方法
CN115966594B (zh) * 2022-12-30 2023-08-08 深圳真茂佳半导体有限公司 保护栅极电荷平衡的mosfet器件及其制造方法

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