CN106531783A - 半导体装置 - Google Patents
半导体装置 Download PDFInfo
- Publication number
- CN106531783A CN106531783A CN201610046097.9A CN201610046097A CN106531783A CN 106531783 A CN106531783 A CN 106531783A CN 201610046097 A CN201610046097 A CN 201610046097A CN 106531783 A CN106531783 A CN 106531783A
- Authority
- CN
- China
- Prior art keywords
- mentioned
- region
- field plate
- electrode
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 210000000746 body region Anatomy 0.000 claims abstract description 41
- 239000012535 impurity Substances 0.000 claims description 81
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 22
- 239000010703 silicon Substances 0.000 claims description 22
- 239000010410 layer Substances 0.000 description 43
- 238000009826 distribution Methods 0.000 description 17
- 230000005684 electric field Effects 0.000 description 15
- 230000000694 effects Effects 0.000 description 14
- 150000002500 ions Chemical class 0.000 description 9
- 230000001133 acceleration Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000004645 scanning capacitance microscopy Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 238000004630 atomic force microscopy Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000386 microscopy Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体装置，具备：具有第一面和第二面的半导体层；半导体层内的第一导电型的漂移区域；漂移区域与第一面之间的第二导电型的体区域；第一导电型的源极区域；第一栅极电极；在与第一栅极电极之间夹着体区域而设置的第二栅极电极；第一以及第二栅极绝缘膜；第二面与第一栅极电极之间的第一场板电极；第二面与第二栅极电极之间的第二场板电极；漂移区域内的第一导电型的第一区域；设置在第一区域与体区域之间且第一导电型杂质浓度比第一区域高的第二区域；以及设置在第二区域与体区域之间且第一导电型杂质浓度比第二区域低的第三区域。
Description
相关申请的交叉引用
本申请基于并主张2015年9月11日申请的在先日本专利申请2015－179161号的优先权，并且通过引用将其全部内容包含于此。
技术区域
这里说明的实施方式总体来讲涉及半导体装置。
背景技术
为了晶体管的小型化或高性能化而使用在沟槽内埋入有栅极电极的纵型晶体管。纵型晶体管中，漏极/源极间耐压(以下也仅标记为“耐压”)与导通电阻处于权衡的关系。即，若为了使导通电阻降低而增加漂移层的杂质浓度则耐压下降。相反，若为了提高耐压而使漂移层的杂质浓度下降，则导通电阻增大。
作为改善耐压和导通电阻的权衡的方法，有在沟槽内的栅极电极的下方设置场板电极的构造。通过利用场板电极使漂移层中的电场分布变化，从而在维持着漂移层的杂质浓度的状态下，纵型晶体管的耐压提高。纵型晶体管的耐压与导通电阻的权衡的进一步的改善被要求。
发明内容
本发明提供一种能够实现纵型晶体管的耐压与导通电阻的权衡的改善的半导体装置。
根据一技术方案，半导体装置具备：半导体层，具有第一面和第二面；第一导电型的漂移区域，设置在上述半导体层内；第二导电型的体区域，设置在上述漂移区域与上述第一面之间的上述半导体层内；第一导电型的源极区域，设置在上述体区域与上述第一面之间的上述半导体层；第一栅极电极；第二栅极电极，设置为在与上述第一栅极电极之间夹着上述体区域；第一栅极绝缘膜，设置在上述第一栅极电极与上述体区域之间；第二栅极绝缘膜，设置在上述第二栅极电极与上述体区域之间；第一场板电极，设置在上述第二面与上述第一栅极电极之间；第二场板电极，设置在上述第二面与上述第二栅极电极之间；第一场板绝缘膜，设置在上述第一场板电极与上述漂移区域之间；第二场板绝缘膜，设置在上述第二场板电极与上述漂移区域之间；第一导电型的第一区域，上述第一区域的至少一部分设置在上述第一场板电极与上述第二场板电极之间的上述漂移区域内；第二区域，设置在上述第一区域与上述体区域之间的上述漂移区域内，上述第二区域的第一导电型杂质浓度比上述第一区域高；以及第三区域，设置在上述第二区域与上述体区域之间的上述漂移区域内，上述第三区域的第一导电型杂质浓度比上述第二区域低。
根据上述构成的半导体装置，能够提供可实现纵型晶体管的耐压和导通电阻的权衡的改善的半导体装置。
附图说明
图1是第一实施方式的半导体装置的示意剖面图。
图2是第一实施方式的半导体装置的作用以及效果的说明图。
图3是第一实施方式的半导体装置的作用以及效果的说明图。
图4是第一实施方式的半导体装置的作用以及效果的说明图。
图5是第一实施方式的半导体装置的作用以及效果的说明图。
图6是第二实施方式的半导体装置的示意剖面图。
具体实施方式
以下，参照附图来说明本发明的实施方式。另外，在以下的说明中，对相同或类似的部件等赋予相同的符号，对曾经说明过的部件等适当省略其说明。
此外，在以下的说明中，n+、n、n－以及p+、p的标记表示各导电型中的杂质浓度的相对高低。即n+表示与n相比n型的杂质浓度相对较高，n－表示与n相比n型的杂质浓度相对较低。此外，p+表示与p相比p型的杂质浓度相对较高。另外，有将n+型、n－型仅记载为n型、将p+型仅记载为p型的情况。
杂质浓度能够通过例如SIMS(Secondary Ion Mass Spectrometry，二次离子质谱)来进行测定。此外，杂质浓度的相对高低也能够根据由例如SCM(Scanning Capacitance Microscopy，扫描式电容显微镜)求出的载流子浓度的高低来判断。此外，杂质区域的深度方向的位置能够通过例如SIMS求取。此外，杂质区域的深度方向的位置能够通过例如SCM像与AFM(Atomic Force Microscopy，原子力显微镜)像的合成图像来求取。
(第一实施方式)
本实施方式的半导体装置具备：具有第一面和第二面的半导体层；设置在半导体层内的第一导电型的漂移区域；设置在漂移区域与第一面之间的半导体层内的第二导电型的体区域；设置在体区域与第一面之间的半导体层的第一导电型的源极区域；第一栅极电极；在与第一栅极电极之间夹着体区域而设置的第二栅极电极；设置在第一栅极电极与体区域之间的第一栅极绝缘膜；设置在第二栅极电极与体区域之间的第二栅极绝缘膜；设置在第二面与第一栅极电极之间的第一场板电极；设置在第二面与第二栅极电极之间的第二场板电极；设置在第一场板电极与漂移区域之间的第一场板绝缘膜；设置在第二场板电极与漂移区域之间的第二场板绝缘膜；至少一部分设置在第一场板电极与第二场板电极之间的漂移区域内的第一导电型的第一区域；设置在第一区域与体区域之间的漂移区域内且第一导电型杂质浓度比第一区域高的第二区域；以及设置在第二区域与体区域之间的漂移区域内且第一导电型杂质浓度比第二区域低的第三区域。
图1是本实施方式的半导体装置的示意剖面图。本实施方式的半导体装置100是在沟槽内具备栅极电极的纵型MOSFET(Metal OxideSemiconductor Field Effect Transistor)。以下，以第一导电型为n型、第二导电型为p型的情况即n沟道型的MOSFET的情况为例进行说明。
本实施方式的MOSFET100具备硅层(半导体层)10。硅层10具备n+型的漏极区域12、n－型或n型的漂移区域14、p型的体区域(body region)16、n+型的源极区域18和p+型的体接触(body contact)区域20。漂移区域14具备n－型的下部区域(第一区域)14a、n型的中间区域(第二区域)14b和n－型的上部区域(第三区域)14c。
此外，MOSFET100具备第一栅极电极22、第二栅极电极23、第一栅极绝缘膜24、第二栅极绝缘膜25、第一场板电极26、第二场板电极27、第一场板绝缘膜28、第二场板绝缘膜29、第一绝缘膜30、第二绝缘膜31、层间绝缘膜32、源极电极34和漏极电极36。此外，MOSFET100具备第一沟槽40和第二沟槽41。
硅层10具备第一面和第二面。以下，还将第一面称为表面、将第二面称为背面。
硅层10是单晶硅(Si)。硅层10的表面是相对于例如(100)面倾斜了0度以上且8度以下的面。
n+型的漏极区域12设置在硅层10内。漏极区域12含有n型杂质。n型杂质是例如磷(P)或砷(As)。n型杂质浓度例如是1×1018cm－3以上且1×1021cm－3以下。
n－型或n型的漂移区域14设置在硅层10内。漂移区域14设置在漏极区域12上。漂移区域14含有n型杂质。n型杂质是例如磷(P)或砷(As)。n型杂质浓度例如是1×1014cm－3以上且1×1017cm－3以下。漂移区域14是例如通过外延生长形成在n+型的漏极区域12上的外延生长层。
漂移区域14具备n－型的下部区域14a、n型的中间区域14b和n－型的上部区域14c。n－型的下部区域14a的至少一部分设置在第一场板电极26和第二场板电极27之间。
中间区域14b设置在下部区域14a与p型的体区域16之间。中间区域14b的n型杂质浓度比下部区域14a的n型杂质浓度高。中间区域14b具备n型杂质浓度分布的峰值。
中间区域14b通过例如向漂移区域14离子注入n型杂质而形成。中间区域14b也能够在例如以外延生长形成漂移区域14时同时形成。
上部区域14c设置在中间区域14b与体区域16之间。通过下部区域14a和上部区域14c夹着中间区域14b。上部区域14c的n型杂质浓度比中间区域14b的n型杂质浓度低。
中间区域14b的n型杂质浓度例如是下部区域14a的n型杂质浓度的1.5倍以上且10倍以下。中间区域14b的n型杂质浓度例如是上部区域14c的n型杂质浓度的1.5倍以上且10倍以下。
作为比较的对象的中间区域14b的n型杂质浓度是n型杂质浓度的最大值即n型杂质浓度分布峰值的值。此外，使作为比较的对象的下部区域14a、上部区域14c的n型杂质浓度为从中间区域14b的n型杂质浓度分布的峰值起连接的浓度分布的底部端部的n型杂质浓度。
例如，下部区域14a的n型杂质浓度与上部区域14c的n型杂质浓度是大致相同的。
中间区域14b设置在第一场板电极26与第二场板电极27之间。
此外，中间区域14b的n型杂质浓度为最大的位置位于，对例如包含第一场板电极26的背面侧的端部在内且与硅层10的背面平行的面与包含漂移区域14和体区域16的边界在内且与硅层10的背面平行的面之间的漂移区域14进行3等分的2个面之间。
p型的体区域16设置在漂移区域14与硅层10的表面之间的硅层10内。在MOSFET100的导通动作时，在与第一栅极绝缘膜24以及第二栅极绝缘膜25相接的区域形成有沟道。
体区域16含有p型杂质。p型杂质例如是硼(B)。p型杂质浓度例如是1×1016cm－3以上且1×1018cm－3以下。
n+型的源极区域18设置在体区域16与硅层10的表面(第一面)之间的硅层10内。源极区域18含有n型杂质。n型杂质例如是磷(P)或砷(As)。n型杂质浓度例如是1×1019cm－3以上且1×1021cm－3以下。
p+型的体接触区域20设置在体区域16与第一面之间的硅层10内。体接触区域20被2个源极区域18夹着而设置。
体接触区域20含有p型杂质。p型杂质例如是硼(B)。p型杂质浓度例如是1×1019cm－3以上且1×1021cm－3以下。
第一栅极电极22设置在第一沟槽40内。第一栅极电极22例如是含有n型杂质或p型杂质的多晶硅。
第二栅极电极23设置在第二沟槽41内。第二栅极电极23在与第一栅极电极22之间夹着体区域16而设置。
第一栅极绝缘膜24设置在第一栅极电极22与体区域16之间。第一栅极绝缘膜24例如是硅氧化膜。
第二栅极绝缘膜25设置在第二栅极电极23与体区域16之间。第二栅极绝缘膜25例如是硅氧化膜。
第一场板电极26设置在第一沟槽40内。第一场板电极26设置在第一栅极电极22与硅层10的背面(第二面)之间。
第一场板电极26具备在MOSFET100的截止动作时使漂移区域14内的电场分布变化并使MOSFET100的耐压提高的功能。第一场板电极26例如是含有n型杂质或p型杂质的多晶硅。
第二场板电极27设置在第二沟槽41内。第二场板电极27设置在第二栅极电极23与第二面之间。
第二场板电极27具备在MOSFET100的截止动作时使漂移区域14内的电场分布变化并使MOSFET100的耐压提高的功能。第二场板电极27是例如含有n型杂质或p型杂质的多晶硅。
第一场板绝缘膜28设置在第一场板电极26与漂移区域14之间。第一场板绝缘膜28例如是硅氧化膜。
第二场板绝缘膜29设置在第二场板电极27与漂移区域14之间。第二场板绝缘膜29例如是硅氧化膜。
第一绝缘膜30设置在第一栅极电极22与第一场板电极26之间。第一绝缘膜30具备将第一栅极电极22与第一场板电极26电气分离的功能。第一场板电极26例如被固定在接地电位。第一绝缘膜30例如是硅氧化膜。
第二绝缘膜31设置在第二栅极电极23与第二场板电极27之间。第二绝缘膜31具备将第二栅极电极23与第二场板电极27电气分离的功能。第二场板电极27例如被固定在接地电位。第二绝缘膜31例如是硅氧化膜。
层间绝缘膜32设置在第一栅极电极22与源极电极34之间。此外，层间绝缘膜32设置在第二栅极电极23与源极电极34之间。层间绝缘膜32具备将第一栅极电极22和源极电极34、第二栅极电极23和源极电极34电气分离的功能。层间绝缘膜32例如是硅氧化膜。
源极电极34设置在第一面。源极电极34与源极区域18和体接触区域20电连接。源极电极34与源极区域18和体接触区域20相接。源极电极34是金属电极。源极电极34例如是钛(Ti)和铝(Al)的层叠膜。
漏极电极36设置在第二面。漏极电极36与漂移区域14和漏极区域12电连接。漏极电极36与漏极区域12相接。漏极电极36是金属电极。漏极电极36例如是基于钛(Ti)、铝(Al)、镍(Ni)、铜(Cu)、银(Ag)、金(Au)等的层叠膜。
以下，说明本实施方式的半导体装置的作用以及效果。图2、图3、图4、图5是本实施方式的半导体装置的作用以及效果的说明图。
图2是表示MOSFET的电流-电压特性的模拟结果的图。表示将磷(P)以4.0MeV的加速能量离子注入到n－型的漂移区域14而形成了中间区域14b的情况下的MOSFET的电流-电压特性。图2(a)是离子注入前的n－型的漂移区域14的n型杂质浓度为1.5×1016cm－3的情况，图2(b)是n型杂质浓度为2.0×1016cm－3的情况。
与没有设置中间区域14b的情况相比较，通过设置中间区域14b，显而易见在图2(a)的情况下漏极/源极间的耐压提高约5V，在图2(b)的情况下漏极/源极间耐压提高约4V。
图3是表示漏极/源极间耐压的加速能量依存性的模拟结果的图。表示离子注入前的n－型的漂移区域14的n型杂质浓度为1.5×1016cm－3的情况下和2.0×1016cm－3的情况下的结果。使加速能量在0.8MeV～4.0MeV的范围变化。
漂移区域14的浓度是任何一种的情况下都伴随着加速能量的增加而漏极/源极间耐压提高。即，随着中间区域14b距硅层10表面的深度变深，漏极/源极间耐压提高。特别是，在加速能量为3.2MeV以上的情况下，与没有设置中间区域14b的情况相比，漏极/源极间耐压显著地提高。
图4是表示深度方向的n型杂质浓度分布与深度方向的电场分布的加速能量依存性的模拟结果的图。图4(a)是n型杂质的浓度分布，图4(b)是电场分布。图4是离子注入前的n－型的漂移区域14的n型杂质浓度为1.5×1016cm－3的情况。
如图4(a)所示，随着加速能量的增加，中间区域14b的n型杂质浓度成为最大的位置变深。中间区域14b的n型杂质浓度的最大值是3×1016cm－3以上且5×1016cm－3以下的范围。是下部区域14a以及上部区域14c的n型杂质浓度的2倍以上且4倍以下的范围。
优选的是，中间区域14b的n型杂质浓度成为最大的位置位于，对包含第一场板电极26的背面侧的端部在内且与硅层10的背面平行的面和包含漂移区域14与体区域16的边界在内且与硅层10的背面平行的面之间的漂移区域14进行3等分的2个面之间。即，优选的是，中间区域14b的n型杂质浓度成为最大的位置位于图4(a)中由两箭头表示的范围。
通过使中间区域14b的n型杂质浓度成为最大的位置处于上述范围，与没有设置中间区域14b的情况相比，漏极/源极间耐压显著地提高。
如图4(b)所示，在不进行离子注入的情况下、即没有设置中间区域14b的情况下，电场强度分布在漂移区域14与体区域16的边界以及第一场板电极26的沟槽底部侧的端部的双方具有峰值，2个峰值的中间部分呈凹形状。
通过进行离子注入并设置中间区域14b，呈凹形状的中间部分的电场强度抬高。此外，随着离子注入的加速能量的增加，中间部分的电场强度的抬高程度变大。漏极/源极间耐压是电场强度的深度方向的积分值。可以认为本实施方式中通过设置中间区域14b，电场强度抬高，电场强度的深度方向的积分值增大，漏极/源极间耐压提高。
图5是表示深度方向的n型杂质浓度分布和深度方向的电场分布的模拟结果的图。仅表示加速能量为4.0MeV的情况。图5(a)是n型杂质的浓度分布，图5(b)是电场分布。图5是离子注入前的n－型的漂移区域14的n型杂质浓度为2×1016cm－3的情况。
如图5(a)所示，中间区域14b的n型杂质浓度的最大值是3×1016cm－3以上且4×1016cm－3以下的范围。是下部区域14a以及上部区域14c的n型杂质浓度的1.5倍以上且2倍以下的范围。
如图5(b)所示可知，与图4(b)的情况同样地通过设置中间区域14b，漂移区域14与体区域16的边界和第一场板电极26的背面侧的端部的中间附近的电场强度抬高。因此可以认为漏极/源极间耐压提高。
MISFET100中，在下部区域14c和上部区域14a之间设有与下部区域14c以及上部区域14a相比n型杂质浓度更高的中间区域14b。因此，与没有中间区域14b的情况相比较，被第一沟槽40以及第二沟槽41夹着的漂移区域14、所谓的台面(mesa)区域的电阻降低。从而，除了漏极/源极间耐压的提高以外还能够实现导通电阻的降低。
另外，优选的是中间区域14b的n型杂质浓度是下部区域14a的n型杂质浓度的1.5倍以上且10倍以下。此外，优选的是中间区域14b的n型杂质浓度是上部区域14c的n型杂质浓度的1.5倍以上且10倍以下。若中间区域14b的n型杂质浓度低于上述范围，则担心不能得到充分的耐压提高效果。此外，若中间区域14b的n型杂质浓度超过上述范围，则有电位分布的倾斜变陡、从而电场强度过于变强，相反耐压劣化的担心。
以上，根据本实施方式的MOSFET100，能够同时实现漏极/源极间耐压的提高和导通电阻的降低。从而，根据MOSFET100，能够实现纵型晶体管的耐压和导通电阻的权衡的改善。
(第二实施方式)
本实施方式的半导体装置除了不具备第一绝缘膜以及第二绝缘膜以外与第一实施方式是相同的。从而，对于与第一实施方式重复的内容省略记述。
图6是本实施方式的半导体装置的示意剖面图。本实施方式的半导体装置200是在沟槽内具备栅极电极的纵型MOSFET。
本实施方式的MOSFET200具备硅层(半导体层)10。硅层10具备n+型的漏极区域12、n－型或n型的漂移区域14、p型的体区域16、n+型的源极区域18和p+型的体接触区域20。漂移区域14具备n－型的下部区域(第一区域)14a、n型的中间区域(第二区域)14b、n－型的上部区域(第三区域)14c。
此外，MOSFET200具备第一栅极电极22、第二栅极电极23、第一栅极绝缘膜24、第二栅极绝缘膜25、第一场板电极26、第二场板电极27、第一场板绝缘膜28、第二场板绝缘膜29、层间绝缘膜32、源极电极34和漏极电极36。此外，MOSFET200具备第一沟槽40和第二沟槽41。
MOSFET200的第一栅极电极22和第一场板电极26被电气地以及物理地连接。此外，第二栅极电极23和第二场板电极27被电气地以及物理地连接。
从而，第一场板电极26和第二场板电极27被施加栅极电压。
根据本实施方式的MOSFET200，通过与第一实施方式同样的作用，能够实现纵型晶体管的耐压和导通电阻的权衡的改善。
以上，第一以及第二实施方式中以第一导电型是n型、第二导电型是p型的情况为例进行了说明，但也可以构成为第一导电型是p型、第二导电型是n型。
此外，第一以及第二实施方式中，作为半导体材料而以硅为例进行了说明，但也能够使用炭化硅(SiC)、氮化镓(GaN)等其他的半导体材料。
此外，第一以及第二实施方式中，以第一场板绝缘膜28、第二场板绝缘膜29的膜厚是一定的情况为例进行了说明，但也可以构成为，例如将第一场板绝缘膜28以及第二场板绝缘膜29的膜厚设为多级或使膜厚在深度方向上连续地变化，从而进一步使漏极/源极间耐压提高。
说明了本发明的一些实施方式，但这些实施方式是作为例而提示的，不意图限定发明的范围。这些新的实施方式能够以其他的各种形态实施，在不脱离发明的主旨的范围内，能够进行各种的省略、置换、变更。例如，也可以将一实施方式的构成要素置换或变更为其他的实施方式的构成要素。这些实施方式及其变形包含在发明的范围和主旨内，并且包含在权利要求书所记载的发明和其等价的范围内。
Claims (8)
1.一种半导体装置，具备：
半导体层，具有第一面和第二面；
第一导电型的漂移区域，设置在上述半导体层内；
第二导电型的体区域，设置在上述漂移区域与上述第一面之间的上述半导体层内；
第一导电型的源极区域，设置在上述体区域与上述第一面之间的上述半导体层；
第一栅极电极；
第二栅极电极，设置为在与上述第一栅极电极之间夹着上述体区域；
第一栅极绝缘膜，设置在上述第一栅极电极与上述体区域之间；
第二栅极绝缘膜，设置在上述第二栅极电极与上述体区域之间；
第一场板电极，设置在上述第二面与上述第一栅极电极之间；
第二场板电极，设置在上述第二面与上述第二栅极电极之间；
第一场板绝缘膜，设置在上述第一场板电极与上述漂移区域之间；
第二场板绝缘膜，设置在上述第二场板电极与上述漂移区域之间；
第一导电型的第一区域，上述第一区域的至少一部分设置在上述第一场板电极与上述第二场板电极之间的上述漂移区域内；
第二区域，设置在上述第一区域与上述体区域之间的上述漂移区域内，上述第二区域的第一导电型杂质浓度比上述第一区域高；以及
第三区域，设置在上述第二区域与上述体区域之间的上述漂移区域内，上述第三区域的第一导电型杂质浓度比上述第二区域低。
2.如权利要求1记载的半导体装置，
上述第二区域的第一导电型杂质浓度是上述第一区域的第一导电型杂质浓度的1.5倍以上。
3.如权利要求1或权利要求2记载的半导体装置，
上述第二区域设置在上述第一场板电极与上述第二场板电极之间。
4.如权利要求1或权利要求2记载的半导体装置，
上述第二区域的第一导电型杂质浓度成为最大的位置位于下述2个面之间，该2个面将包含上述第一场板电极的上述第二面侧的端部在内且与上述第二面平行的面和包含上述漂移区域与上述体区域的边界在内且与上述第二面平行的面之间3等分。
5.如权利要求1或权利要求2记载的半导体装置，还具备：
第一绝缘膜，设置在上述第一栅极电极与上述第一场板电极之间；以及
第二绝缘膜，设置在上述第二栅极电极与上述第二场板电极之间。
6.如权利要求1或权利要求2记载的半导体装置，
上述第一区域的第一导电型杂质浓度与上述第三区域的第一导电型杂质浓度实质上相同。
7.如权利要求1或权利要求2记载的半导体装置，还具备：
源极电极，设置在上述第一面，与上述源极区域电连接；以及
漏极电极，设置在上述第二面，与上述漂移区域电连接。
8.如权利要求1或权利要求2记载的半导体装置，
上述半导体层是硅层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015179161A JP6400545B2 (ja) | 2015-09-11 | 2015-09-11 | 半導体装置 |
| JP2015-179161 | 2015-09-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106531783A true CN106531783A (zh) | 2017-03-22 |
| CN106531783B CN106531783B (zh) | 2019-08-20 |
Family
ID=57538704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610046097.9A Active CN106531783B (zh) | 2015-09-11 | 2016-01-25 | 半导体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9525059B1 (zh) |
| JP (1) | JP6400545B2 (zh) |
| CN (1) | CN106531783B (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107546257A (zh) * | 2017-08-23 | 2018-01-05 | 恒泰柯半导体（上海）有限公司 | 金属‑氧化物沟道半导体场效应晶体管的外延层结构 |
| CN110676321A (zh) * | 2018-07-03 | 2020-01-10 | 无锡华润华晶微电子有限公司 | 沟槽mosfet及其制造方法 |
| CN110676320A (zh) * | 2018-07-03 | 2020-01-10 | 无锡华润华晶微电子有限公司 | 沟槽mosfet及其制造方法 |
| CN113497115A (zh) * | 2020-03-19 | 2021-10-12 | 株式会社东芝 | 半导体装置 |
| CN113497150A (zh) * | 2020-03-19 | 2021-10-12 | 株式会社东芝 | 半导体装置 |
| CN113823567A (zh) * | 2021-11-23 | 2021-12-21 | 南京华瑞微集成电路有限公司 | 一种优化电场特性的分裂栅沟槽mos及其制造方法 |
| CN113497115B (zh) * | 2020-03-19 | 2024-05-31 | 株式会社东芝 | 半导体装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6237408B2 (ja) * | 2014-03-28 | 2017-11-29 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| CN106847880B (zh) * | 2017-01-23 | 2019-11-26 | 矽力杰半导体技术(杭州)有限公司 | 一种半导体器件及其制备方法 |
| JP6873937B2 (ja) * | 2018-02-20 | 2021-05-19 | 株式会社東芝 | 半導体装置 |
| TWI776015B (zh) * | 2019-01-30 | 2022-09-01 | 晶喬科技股份有限公司 | 半導體元件的製程開發方法以及系統 |
| JP7319491B2 (ja) | 2019-12-06 | 2023-08-02 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP7374795B2 (ja) | 2020-02-05 | 2023-11-07 | 株式会社東芝 | 半導体装置 |
| US11355602B2 (en) | 2020-02-18 | 2022-06-07 | Kabushiki Kaisha Toshiba | Semiconductor device having multiple conductive parts |
| JP7470071B2 (ja) | 2020-07-22 | 2024-04-17 | 株式会社東芝 | 半導体装置 |
| JP7337756B2 (ja) | 2020-07-30 | 2023-09-04 | 株式会社東芝 | 半導体装置 |
| CN113013229A (zh) * | 2021-02-25 | 2021-06-22 | 厦门大学 | 一种碳化硅umosfet功率器件及其制备方法 |
| JP7470075B2 (ja) | 2021-03-10 | 2024-04-17 | 株式会社東芝 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1447987A (zh) * | 2000-06-23 | 2003-10-08 | 硅无线公司 | 功率mosfet及其形成和工作方法 |
| US20130214348A1 (en) * | 2012-02-20 | 2013-08-22 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing semiconductor device |
| US20150108568A1 (en) * | 2013-10-21 | 2015-04-23 | Vishay-Siliconix | Semiconductor structure with high energy dopant implantation |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637898A (en) | 1995-12-22 | 1997-06-10 | North Carolina State University | Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance |
| US5998833A (en) | 1998-10-26 | 1999-12-07 | North Carolina State University | Power semiconductor devices having improved high frequency switching and breakdown characteristics |
| US6573558B2 (en) | 2001-09-07 | 2003-06-03 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-layered extended drain structure |
| JP2012204395A (ja) | 2011-03-23 | 2012-10-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP5661583B2 (ja) | 2011-09-21 | 2015-01-28 | 株式会社東芝 | 半導体装置の製造方法 |
| JP5799046B2 (ja) | 2013-03-22 | 2015-10-21 | 株式会社東芝 | 半導体装置 |
| JP5784665B2 (ja) | 2013-03-22 | 2015-09-24 | 株式会社東芝 | 半導体装置の製造方法 |
-
2015
- 2015-09-11 JP JP2015179161A patent/JP6400545B2/ja active Active
-
2016
- 2016-01-25 CN CN201610046097.9A patent/CN106531783B/zh active Active
- 2016-03-02 US US15/059,271 patent/US9525059B1/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1447987A (zh) * | 2000-06-23 | 2003-10-08 | 硅无线公司 | 功率mosfet及其形成和工作方法 |
| US20130214348A1 (en) * | 2012-02-20 | 2013-08-22 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing semiconductor device |
| US20150108568A1 (en) * | 2013-10-21 | 2015-04-23 | Vishay-Siliconix | Semiconductor structure with high energy dopant implantation |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107546257A (zh) * | 2017-08-23 | 2018-01-05 | 恒泰柯半导体（上海）有限公司 | 金属‑氧化物沟道半导体场效应晶体管的外延层结构 |
| CN110676321A (zh) * | 2018-07-03 | 2020-01-10 | 无锡华润华晶微电子有限公司 | 沟槽mosfet及其制造方法 |
| CN110676320A (zh) * | 2018-07-03 | 2020-01-10 | 无锡华润华晶微电子有限公司 | 沟槽mosfet及其制造方法 |
| CN113497115A (zh) * | 2020-03-19 | 2021-10-12 | 株式会社东芝 | 半导体装置 |
| CN113497150A (zh) * | 2020-03-19 | 2021-10-12 | 株式会社东芝 | 半导体装置 |
| CN113497150B (zh) * | 2020-03-19 | 2024-04-26 | 株式会社东芝 | 半导体装置 |
| CN113497115B (zh) * | 2020-03-19 | 2024-05-31 | 株式会社东芝 | 半导体装置 |
| CN113823567A (zh) * | 2021-11-23 | 2021-12-21 | 南京华瑞微集成电路有限公司 | 一种优化电场特性的分裂栅沟槽mos及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2017055016A (ja) | 2017-03-16 |
| CN106531783B (zh) | 2019-08-20 |
| US9525059B1 (en) | 2016-12-20 |
| JP6400545B2 (ja) | 2018-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106531783A (zh) | 半导体装置 | |
| US10453955B2 (en) | Lateral DMOS device with dummy gate | |
| CN105226058B (zh) | 利用深扩散区在单片功率集成电路中制备jfet和ldmos晶体管 | |
| US20180261666A1 (en) | Vertical power mos-gated device with high dopant concentration n-well below p-well and with floating p-islands | |
| US10593813B2 (en) | Vertical rectifier with added intermediate region | |
| US7872315B2 (en) | Electronic switching device | |
| JP2002520857A (ja) | 炭化ケイ素水平チャネルの緩衝ゲート用半導体ディバイス | |
| US9954055B2 (en) | Vertical power MOSFET device | |
| CN110176454A (zh) | 多晶体管器件 | |
| US9812528B2 (en) | Semiconductor device | |
| US20170271437A1 (en) | Semiconductor device | |
| CN103337498A (zh) | 一种bcd半导体器件及其制造方法 | |
| CN109935633B (zh) | Ldmos器件 | |
| US10083956B2 (en) | Semiconductor device | |
| US20180277667A1 (en) | Semiconductor device | |
| CN106716601A (zh) | 半导体装置 | |
| CN108028204A (zh) | 半导体装置 | |
| CN104064461A (zh) | 半导体器件的制造方法 | |
| CN108231868B (zh) | 场效应半导体构件及其制造方法 | |
| JP6710741B2 (ja) | 半導体装置 | |
| CN112993007A (zh) | 超结结构及超结器件 | |
| US9633852B2 (en) | Semiconductor structure and method for forming the same | |
| US11522078B2 (en) | High electron mobility transistor (HEMT) with RESURF junction | |
| US20080113498A1 (en) | Variable resurf semiconductor device and method | |
| CN111816695A (zh) | 反向阻断功率半导体器件和处理反向阻断功率半导体器件的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |