JP2017055016A - 半導体装置 - Google Patents
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Abstract
【課題】縦型トランジスタの耐圧とオン抵抗のトレート゛オフの改善を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第２の面とを有する半導体層と、半導体層内の第１導電型のドリフト領域と、ドリフト領域と第１の面との間の第２導電型のボディ領域と、第１導電型のソース領域と、第１のゲート電極と、第１のゲート電極との間にボディ領域を挟んで設けられた第２のゲート電極と、第１及び第２のゲート絶縁膜と、第２の面と第１のゲート電極との間の第１のフィールドプレート電極と、第２の面と第２のゲート電極との間の第２のフィールドプレート電極と、ドリフト領域内の第１導電型の第１の領域と、第１の領域とボディ領域との間の第１の領域よりも第１導電型不純物の濃度の高い第２の領域と、第２の領域とボディ領域との間に設けられ、第２の領域よりも第１導電型不純物の濃度の低い第３の領域と、を備える。【選択図】図１
Description
本発明の実施形態は、半導体装置に関する。
トランジスタの小型化又は高性能化のために、トレンチ内にゲート電極を埋め込んだ縦型トランジスタが用いられる。縦型トランジスタでは、ドレイン・ソース間耐圧（以下、単に「耐圧」とも表記）とオン抵抗とがトレート゛オフの関係にある。すなわち、オン抵抗を低減させるためにドリフト層の不純物濃度を増加させると耐圧が低下する。逆に、耐圧を向上させるためにドリフト層の不純物濃度を低下させると、オン抵抗が増大する。
耐圧とオン抵抗のトレート゛オフを改善する方法として、トレンチ内のゲート電極の下方にフィールドプレート電極を設ける構造がある。フィールドプレート電極によりドリフト層中の電界分布を変化させることで、ドリフト層の不純物濃度を維持したままで、縦型トランジスタの耐圧が向上する。縦型トランジスタの耐圧とオン抵抗のトレート゛オフの更なる改善が求められている。
本発明が解決しようとする課題は、縦型トランジスタの耐圧とオン抵抗のトレート゛オフの改善を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と第２の面とを有する半導体層と、前記半導体層内に設けられた第１導電型のドリフト領域と、前記ドリフト領域と前記第１の面との間の前記半導体層内に設けられた第２導電型のボディ領域と、前記ボディ領域と前記第１の面との間の前記半導体層に設けられた第１導電型のソース領域と、第１のゲート電極と、前記第１のゲート電極との間に前記ボディ領域を挟んで設けられた第２のゲート電極と、前記第１のゲート電極と前記ボディ領域との間に設けられた第１のゲート絶縁膜と、前記第２のゲート電極と前記ボディ領域との間に設けられた第２のゲート絶縁膜と、前記第２の面と前記第１のゲート電極との間に設けられた第１のフィールドプレート電極と、前記第２の面と前記第２のゲート電極との間に設けられた第２のフィールドプレート電極と、前記第１のフィールドプレート電極と前記ドリフト領域との間に設けられた第１のフィールドプレート絶縁膜と、前記第２のフィールドプレート電極と前記ドリフト領域との間に設けられた第２のフィールドプレート絶縁膜と、少なくとも一部が、前記第１のフィールドプレート電極と前記第２のフィールドプレート電極との間の前記ドリフト領域内に設けられた第１導電型の第１の領域と、前記第１の領域と前記ボディ領域との間の前記ドリフト領域内に設けられ、前記第１の領域よりも第１導電型不純物の濃度の高い第２の領域と、前記第２の領域と前記ボディ領域との間の前記ドリフト領域内に設けられ、前記第２の領域よりも第１導電型不純物の濃度の低い第３の領域と、を備える。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ方向の位置は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ方向の位置は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）像との合成画像から求めることが可能である。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面とを有する半導体層と、半導体層内に設けられた第１導電型のドリフト領域と、ドリフト領域と第１の面との間の半導体層内に設けられた第２導電型のボディ領域と、ボディ領域と第１の面との間の半導体層に設けられた第１導電型のソース領域と、第１のゲート電極と、第１のゲート電極との間にボディ領域を挟んで設けられた第２のゲート電極と、第１のゲート電極とボディ領域との間に設けられた第１のゲート絶縁膜と、第２のゲート電極とボディ領域との間に設けられた第２のゲート絶縁膜と、第２の面と第１のゲート電極との間に設けられた第１のフィールドプレート電極と、第２の面と第２のゲート電極との間に設けられた第２のフィールドプレート電極と、第１のフィールドプレート電極とドリフト領域との間に設けられた第１のフィールドプレート絶縁膜と、第２のフィールドプレート電極とドリフト領域との間に設けられた第２のフィールドプレート絶縁膜と、少なくとも一部が、第１のフィールドプレート電極と第２のフィールドプレート電極との間のドリフト領域内に設けられた第１導電型の第１の領域と、第１の領域とボディ領域との間のドリフト領域内に設けられ、第１の領域よりも第１導電型不純物の濃度の高い第２の領域と、第２の領域とボディ領域との間のドリフト領域内に設けられ、第２の領域よりも第１導電型不純物の濃度の低い第３の領域と、を備える。
本実施形態の半導体装置は、第１の面と第２の面とを有する半導体層と、半導体層内に設けられた第１導電型のドリフト領域と、ドリフト領域と第１の面との間の半導体層内に設けられた第２導電型のボディ領域と、ボディ領域と第１の面との間の半導体層に設けられた第１導電型のソース領域と、第１のゲート電極と、第１のゲート電極との間にボディ領域を挟んで設けられた第２のゲート電極と、第１のゲート電極とボディ領域との間に設けられた第１のゲート絶縁膜と、第２のゲート電極とボディ領域との間に設けられた第２のゲート絶縁膜と、第２の面と第１のゲート電極との間に設けられた第１のフィールドプレート電極と、第２の面と第２のゲート電極との間に設けられた第２のフィールドプレート電極と、第１のフィールドプレート電極とドリフト領域との間に設けられた第１のフィールドプレート絶縁膜と、第２のフィールドプレート電極とドリフト領域との間に設けられた第２のフィールドプレート絶縁膜と、少なくとも一部が、第１のフィールドプレート電極と第２のフィールドプレート電極との間のドリフト領域内に設けられた第１導電型の第１の領域と、第１の領域とボディ領域との間のドリフト領域内に設けられ、第１の領域よりも第１導電型不純物の濃度の高い第２の領域と、第２の領域とボディ領域との間のドリフト領域内に設けられ、第２の領域よりも第１導電型不純物の濃度の低い第３の領域と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置１００は、トレンチ内にゲート電極を備える縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。以下、第１導電型がｎ型、第２導電型がｐ型である場合、すあわち、ｎチャネル型のＭＯＳＦＥＴの場合を例に説明する。
本実施形態のＭＯＳＦＥＴ１００は、シリコン層（半導体層）１０を備える。シリコン層１０は、ｎ＋型のドレイン領域１２、ｎ−型又はｎ型のドリフト領域１４、ｐ型のボディ領域１６、ｎ＋型のソース領域１８、ｐ＋型のボディコンタクト領域２０を備える。ドリフト領域１４は、ｎ−型の下部領域（第１の領域）１４ａ、ｎ型の中間領域（第２の領域）１４ｂ、ｎ−型の上部領域（第３の領域）１４ｃを備える。
また、ＭＯＳＦＥＴ１００は、第１のゲート電極２２、第２のゲート電極２３、第１のゲート絶縁膜２４、第２のゲート絶縁膜２５、第１のフィールドプレート電極２６、第２のフィールドプレート電極２７、第１のフィールドプレート絶縁膜２８、第２のフィールドプレート絶縁膜２９、第１の絶縁膜３０、第２の絶縁膜３１、層間絶縁膜３２、ソース電極３４、ドレイン電極３６を備える。また、ＭＯＳＦＥＴ１００は、第１のトレンチ４０、第２のトレンチ４１を備える。
シリコン層１０は、第１の面と第２の面を備える。以下、第１の面を表面、第２の面を裏面とも称する。
シリコン層１０は、単結晶のシリコン（Ｓｉ）である。シリコン層１０の表面は、例えば（１００）面に対し、０度以上８度以下傾斜した面である。
ｎ＋型のドレイン領域１２は、シリコン層１０内に設けられる。ドレイン領域１２は、ｎ型不純物を含有する。ｎ型不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）である。ｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−型又はｎ型のドリフト領域１４は、シリコン層１０内に設けられる。ドリフト領域１４は、ドレイン領域１２上に設けられる。ドリフト領域１４は、ｎ型不純物を含有する。ｎ型不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）である。ｎ型不純物の濃度は、例えば、１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。ドリフト領域１４は、例えば、ｎ＋型のドレイン領域１２上にエピタキシャル成長により形成されたエピタキシャル成長層である。
ドリフト領域１４は、ｎ−型の下部領域１４ａ、ｎ型の中間領域１４ｂ、ｎ−型の上部領域１４ｃを備える。ｎ−型の下部領域１４ａの少なくとも一部は、第１のフィールドプレート電極２６と第２のフィールドプレート電極２７との間に設けられる。
中間領域１４ｂは、下部領域１４ａとｐ型のボディ領域１６との間に設けられる。中間領域１４ｂのｎ型不純物の濃度は、下部領域１４ａのｎ型不純物の濃度よりも高い。中間領域１４ｂは、ｎ型不純物の濃度分布のピークを備える。
中間領域１４ｂは、例えば、ドリフト領域１４に、ｎ型不純物をイオン注入することにより形成される。中間領域１４ｂは、例えば、ドリフト領域１４をエピタキシャル成長で形成する際に、同時形成することも可能である。
上部領域１４ｃは、中間領域１４ｂとボディ領域１６との間に設けられる。下部領域１４ａと上部領域１４ｃにより、中間領域１４ｂが挟まれる。上部領域１４ｃのｎ型不純物の濃度は、中間領域１４ｂのｎ型不純物の濃度よりも低い。
中間領域１４ｂのｎ型不純物の濃度は、例えば、下部領域１４ａのｎ型不純物の濃度の１．５倍以上１０倍以下である。中間領域１４ｂのｎ型不純物の濃度は、例えば、上部領域１４ｃのｎ型不純物の濃度の１．５倍以上１０倍以下である。
比較の対象となる中間領域１４ｂのｎ型不純物の濃度は、ｎ型不純物の濃度の最大値、すなわち、ｎ型不純物の濃度分布のピークの値である。また、比較の対象となる下部領域１４ａ、上部領域１４ｃのｎ型不純物の濃度は、中間領域１４ｂのｎ型不純物の濃度分布のピークから繋がる濃度分布の裾の端部のｎ型不純物の濃度とする。
例えば、下部領域１４ａのｎ型不純物の濃度と、上部領域１４ｃのｎ型不純物の濃度は略同一である。
中間領域１４ｂは、第１のフィールドプレート電極２６と第２のフィールドプレート電極２７との間に設けられる。
また、中間領域１４ｂのｎ型不純物の濃度が最大となる位置は、例えば、第１のフィールドプレート電極２６の裏面側の端部を含みシリコン層１０の裏面に平行な面と、ドリフト領域１４とボディ領域１６との境界を含みシリコン層１０の裏面に平行な面との間のドリフト領域１４を、３等分する２つの面の間に位置する。
ｐ型のボディ領域１６は、ドリフト領域１４とシリコン層１０の表面との間のシリコン層１０内に設けられる。ＭＯＳＦＥＴ１００のオン動作時には、第１のゲート絶縁膜２４及び第２のゲート絶縁膜２５と接する領域にチャネルが形成される。
ボディ領域１６は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物の濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
ｎ＋型のソース領域１８は、ボディ領域１６とシリコン層１０の表面（第１の面）との間のシリコン層１０内に設けられる。ソース領域１８は、ｎ型不純物を含有する。ｎ型不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）である。ｎ型不純物の濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｐ＋型のボディコンタクト領域２０は、ボディ領域１６と第１の面との間のシリコン層１０内に設けられる。ボディコンタクト領域２０は、２つのソース領域１８に挟まれて設けられる。
ボディコンタクト領域２０は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物の濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
第１のゲート電極２２は、第１のトレンチ４０内に設けられる。第１のゲート電極２２は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。
第２のゲート電極２３は、第２のトレンチ４１内に設けられる。第２のゲート電極２３は、第１のゲート電極２２との間に、ボディ領域１６を挟んで設けられる。
第１のゲート絶縁膜２４は、第１のゲート電極２２とボディ領域１６との間に設けられる。第１のゲート絶縁膜２４は、例えば、シリコン酸化膜である。
第２のゲート絶縁膜２５は、第２のゲート電極２３とボディ領域１６との間に設けられる。第２のゲート絶縁膜２５は、例えば、シリコン酸化膜である。
第１のフィールドプレート電極２６は、第１のトレンチ４０内に設けられる。第１のフィールドプレート電極２６は、第１のゲート電極２２とシリコン層１０の裏面（第２の面）との間に設けられる。
第１のフィールドプレート電極２６は、ＭＯＳＦＥＴ１００のオフ動作時に、ドリフト領域１４内の電界分布を変化させ、ＭＯＳＦＥＴ１００の耐圧を向上させる機能を備える。第１のフィールドプレート電極２６は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。
第２のフィールドプレート電極２７は、第２のトレンチ４１内に設けられる。第２のフィールドプレート電極２７は、第２のゲート電極２３と第２の面との間に設けられる。
第２のフィールドプレート電極２７は、ＭＯＳＦＥＴ１００のオフ動作時に、ドリフト領域１４内の電界分布を変化させ、ＭＯＳＦＥＴ１００の耐圧を向上させる機能を備える。第２のフィールドプレート電極２７は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。
第１のフィールドプレート絶縁膜２８は、第１のフィールドプレート電極２６とドリフト領域１４との間に設けられる。第１のフィールドプレート絶縁膜２８は、例えば、シリコン酸化膜である。
第２のフィールドプレート絶縁膜２９は、第２のフィールドプレート電極２７とドリフト領域１４との間に設けられる。第２のフィールドプレート絶縁膜２９は、例えば、シリコン酸化膜である。
第１の絶縁膜３０は、第１のゲート電極２２と第１のフィールドプレート電極２６との間に設けられる。第１の絶縁膜３０は、第１のゲート電極２２と第１のフィールドプレート電極２６とを電気的に分離する機能を備える。第１のフィールドプレート電極２６は、例えば、グラウンド電位に固定される。第１の絶縁膜３０は、例えば、シリコン酸化膜である。
第２の絶縁膜３１は、第２のゲート電極２３と第２のフィールドプレート電極２７との間に設けられる。第２の絶縁膜３１は、第２のゲート電極２３と第２のフィールドプレート電極２７とを電気的に分離する機能を備える。第２のフィールドプレート電極２７は、例えば、グラウンド電位に固定される。第２の絶縁膜３１は、例えば、シリコン酸化膜である。
層間絶縁膜３２は、第１のゲート電極２２とソース電極３４との間に設けられる。また、層間絶縁膜３２は、第２のゲート電極２３とソース電極３４との間に設けられる。層間絶縁膜３２は、第１のゲート電極２２とソース電極３４、第２のゲート電極２３とソース電極３４を電気的に分離する機能を備える。層間絶縁膜３２は、例えば、シリコン酸化膜である。
ソース電極３４は、第１の面に設けられる。ソース電極３４は、ソース領域１８とボディコンタクト領域２０とに電気的に接続される。ソース電極３４は、ソース領域１８とボディコンタクト領域２０とに接する。ソース電極３４は、金属電極である。ソース電極３４は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
ドレイン電極３６は、第２の面に設けられる。ドレイン電極３６は、ドリフト領域１４とドレイン領域１２とに電気的に接続される。ドレイン電極３６は、ドレイン領域１２に接する。ドレイン電極３６は、金属電極である。ドレイン電極３６は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）等による積層膜である。
以下、本実施形態の半導体装置の作用及び効果について説明する。図２、図３、図４、図５は、本実施形態の半導体装置の作用及び効果の説明図である。
図２は、ＭＯＳＦＥＴの電流−電圧特性のシミュレーション結果を示す図である。ｎ−型のドリフト領域１４に、リン（Ｐ）を４．０ＭｅＶの加速エネルギーでイオン注入して中間領域１４ｂを形成した場合のＭＯＳＦＥＴの電流−電圧特性を示す。図２（ａ）がイオン注入前のｎ−型のドリフト領域１４のｎ型不純物の濃度が１．５×１０１６ｃｍ−３の場合、図２（ｂ）が２．０×１０１６ｃｍ−３の場合である。
中間領域１４ｂを設けない場合と比較して、中間領域１４ｂを設けることにより、図２（ａ）の場合でドレイン・ソース間の耐圧が約５Ｖ、図２（ｂ）の場合でドレイン・ソース間耐圧が約４Ｖ向上することが明らかとなった。
図３は、ドレイン・ソース間耐圧の加速エネルギー依存性のシミュレーション結果を示す図である。イオン注入前のｎ−型のドリフト領域１４のｎ型不純物の濃度が１．５×１０１６ｃｍ−３の場合と２．０×１０１６ｃｍ−３の場合の結果を示す。加速エネルギーを０．８ＭｅＶ〜４．０ＭｅＶの範囲で変化させている。
ドリフト領域１４の濃度がいずれの場合も、加速エネルギーの増加に伴いドレイン・ソース間耐圧が向上する。すなわち、中間領域１４ｂのシリコン層１０表面からの深さが深くなるにつれ、ドレイン・ソース間耐圧が向上する。特に、加速エネルギーが３．２ＭｅＶ以上の場合、中間領域１４ａを設けない場合に比べ、ドレイン・ソース間耐圧が顕著に向上する。
図４は、深さ方向のｎ型不純物の濃度分布と、深さ方向の電界分布との加速エネルギー依存性のシミュレーション結果を示す図である。図４（ａ）がｎ型不純物の濃度分布、図４（ｂ）が電界分布である。図４は、イオン注入前のｎ−型のドリフト領域１４のｎ型不純物の濃度が１．５×１０１６ｃｍ−３の場合である。
図４（ａ）に示すように、加速エネルギーの増加に伴い、中間領域１４ｂのｎ型不純物濃度が最大となる位置が深くなる。中間領域１４ｂのｎ型不純物濃度の最大値は、３×１０１６ｃｍ−３以上５×１０１６ｃｍ−３以下の範囲である。下部領域１４ａ及び上部領域１４ｃのｎ型不純物の濃度の２倍以上４倍以下の範囲である。
中間領域１４ｂのｎ型不純物の濃度が最大となる位置が、第１のフィールドプレート電極２６の裏面側の端部を含みシリコン層１０の裏面に平行な面と、ドリフト領域１４とボディ領域１６との境界を含みシリコン層１０の裏面に平行な面との間のドリフト領域１４を、３等分する２つの面の間に位置することが望ましい。すなわち、中間領域１４ｂのｎ型不純物の濃度が最大となる位置が、図４（ａ）中、両矢印で示す範囲に位置することが望ましい。
中間領域１４ｂのｎ型不純物の濃度が最大となる位置が、上記範囲にあることで、中間領域１４ａを設けない場合に比べ、ドレイン・ソース間耐圧が顕著に向上する。
図４（ｂ）に示すように、イオン注入を行わない場合、すなわち、中間領域１４ｂを設けない場合、電界強度分布はドリフト領域１４とボディ領域１６との境界、及び、第１のフィールドプレート電極２６のトレンチ底部側の端部の双方にピークをもち、２つのピークの中間部分は凹形状を呈する。
イオン注入を行い、中間領域１４ｂを設けることで、凹形状を呈する中間部分の電界強度が持ち上がる。そして、イオン注入の加速エネルギーの増加に伴い、中間部分の電界強度の持ち上がり程度が大きくなる。ドレイン・ソース間耐圧は、電界強度の深さ方向の積分値である。本実施形態では、中間領域１４ｂを設けることで、電界強度が持ち上がり、電界強度の深さ方向の積分値が増大し、ドレイン・ソース間耐圧が向上すると考えられる。
図５は、深さ方向のｎ型不純物の濃度分布と、深さ方向の電界分布のシミュレーション結果を示す図である。加速エネルギーが４．０ＭｅＶの場合のみを示す。図５（ａ）がｎ型不純物の濃度分布、図５（ｂ）が電界分布である。図５は、イオン注入前のｎ−型のドリフト領域１４のｎ型不純物の濃度が２×１０１６ｃｍ−３の場合である。
図５（ａ）に示すように、中間領域１４ｂのｎ型不純物濃度の最大値は、３×１０１６ｃｍ−３以上４×１０１６ｃｍ−３以下の範囲である。下部領域１４ａ及び上部領域１４ｃのｎ型不純物の濃度の１．５倍以上２倍以下の範囲である。
図５（ｂ）に示すように、図４（ｂ）の場合と同様、中間領域１４ｂを設けることで、ドリフト領域１４とボディ領域１６との境界と、第１のフィールドプレート電極２６の裏面側の端部との中間近傍の電界強度が持ち上がることが分かる。このため、ドレイン・ソース間耐圧が向上すると考えられる。
ＭＩＳＦＥＴ１００では、下部領域１４ｃと上部領域１４ａとの間に、下部領域１４ｃ及び上部領域１４ａよりも、ｎ型不純物の濃度が高い中間領域１４ｃが設けられる。このため、中間領域１４ｂが無い場合と比較して、第１のトレンチ４０及び第２のトレンチ４１に挟まれるドリフト領域１４、いわゆるメサ領域の抵抗が低下する。したがって、ドレイン・ソース間耐圧の向上に加え、オン抵抗の低減も実現される。
なお、中間領域１４ｂのｎ型不純物の濃度は、下部領域１４ａのｎ型不純物の濃度の１．５倍以上１０倍以下であることが望ましい。また、中間領域１４ｂのｎ型不純物の濃度は、上部領域１４ｃのｎ型不純物の濃度の１．５倍以上１０倍以下であることが望ましい。中間領域１４ｂのｎ型不純物の濃度が上記範囲を下回ると、十分な耐圧向上効果が得られない恐れがある。また、中間領域１４ｂのｎ型不純物の濃度が上記範囲を上回ると、電位分布の傾きが急になるため、電界強度が強くなりすぎ、逆に耐圧が劣化する恐れがある。
以上、本実施形態のＭＯＳＦＥＴ１００によれば、ドレイン・ソース間耐圧の向上とオン抵抗の低減が同時に実現される。したがって、ＭＯＳＦＥＴ１００によれば、縦型トランジスタの耐圧とオン抵抗のトレート゛オフの改善が可能となる。
（第２の実施形態）
本実施形態の半導体装置は、第１の絶縁膜及び第２の絶縁膜を備えないこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
本実施形態の半導体装置は、第１の絶縁膜及び第２の絶縁膜を備えないこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図６は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置２００は、トレンチ内にゲート電極を備える縦型ＭＯＳＦＥＴである。
本実施形態のＭＯＳＦＥＴ２００は、シリコン層（半導体層）１０を備える。シリコン層１０は、ｎ＋型のドレイン領域１２、ｎ−型又はｎ型のドリフト領域１４、ｐ型のボディ領域１６、ｎ＋型のソース領域１８、ｐ＋型のボディコンタクト領域２０を備える。ドリフト領域１４は、ｎ−型の下部領域（第１の領域）１４ａ、ｎ型の中間領域（第２の領域）１４ｂ、ｎ−型の上部領域（第３の領域）１４ｃを備える。
また、ＭＯＳＦＥＴ２００は、第１のゲート電極２２、第２のゲート電極２３、第１のゲート絶縁膜２４、第２のゲート絶縁膜２５、第１のフィールドプレート電極２６、第２のフィールドプレート電極２７、第１のフィールドプレート絶縁膜２８、第２のフィールドプレート絶縁膜２９、層間絶縁膜３２、ソース電極３４、ドレイン電極３６を備える。また、ＭＯＳＦＥＴ２００は、第１のトレンチ４０、第２のトレンチ４１を備える。
ＭＯＳＦＥＴ２００は、第１のゲート電極２２と第１のフィールドプレート電極２６が、電気的及び物理的に接続される。また、第２のゲート電極２３と第２のフィールドプレート電極２７が、電気的及び物理的に接続される。
したがって、第１のフィールドプレート電極２６と第２のフィールドプレート電極２７には、ゲート電圧が印加される。
本実施形態のＭＯＳＦＥＴ２００によれば、第１の実施形態と同様の作用により、縦型トランジスタの耐圧とオン抵抗のトレート゛オフの改善が可能となる。
以上、第１及び第２の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型がｐ型、第２導電型がｎ型の構成とすることも可能である。
また、第１及び第２の実施形態では、半導体材料としてシリコンを例に説明したが、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等、その他の半導体材料を用いることも可能である。
また、第１及び第２の実施形態では、第１のフィールドプレート絶縁膜２８、第２のフィールドプレート絶縁膜２９の膜厚が一定の場合を例に説明したが、例えば、第１のフィールドプレート絶縁膜２８及び第２のフィールドプレート絶縁膜２９の膜厚を多段にしたり、深さ方向に膜厚を連続的に変化させたりすることで、更に、ドレイン・ソース間耐圧を向上させる構成とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ シリコン層（半導体層）
１４ ｎ−型又はｎ型のドリフト領域
１４ａ ｎ−型の下部領域（第１の領域）
１４ｂ ｎ型の中間領域（第２の領域）
１４ｃ ｎ−型の上部領域（第３の領域）
１６ ｐ型のボディ領域
１８ ｎ＋型のソース領域
２２ 第１のゲート電極
２３ 第２のゲート電極
２４ 第１のゲート絶縁膜
２５ 第２のゲート絶縁膜
２６ 第１のフィールドプレート電極
２７ 第２のフィールドプレート電極
２８ 第１のフィールドプレート絶縁膜
２９ 第２のフィールドプレート絶縁膜
３０ 第１の絶縁膜
３１ 第２の絶縁膜
３４ ソース電極
３６ ドレイン電極
１００ ＭＯＳＦＥＴ
２００ ＭＯＳＦＥＴ
１４ ｎ−型又はｎ型のドリフト領域
１４ａ ｎ−型の下部領域（第１の領域）
１４ｂ ｎ型の中間領域（第２の領域）
１４ｃ ｎ−型の上部領域（第３の領域）
１６ ｐ型のボディ領域
１８ ｎ＋型のソース領域
２２ 第１のゲート電極
２３ 第２のゲート電極
２４ 第１のゲート絶縁膜
２５ 第２のゲート絶縁膜
２６ 第１のフィールドプレート電極
２７ 第２のフィールドプレート電極
２８ 第１のフィールドプレート絶縁膜
２９ 第２のフィールドプレート絶縁膜
３０ 第１の絶縁膜
３１ 第２の絶縁膜
３４ ソース電極
３６ ドレイン電極
１００ ＭＯＳＦＥＴ
２００ ＭＯＳＦＥＴ
Claims (8)
- 第１の面と第２の面とを有する半導体層と、
前記半導体層内に設けられた第１導電型のドリフト領域と、
前記ドリフト領域と前記第１の面との間の前記半導体層内に設けられた第２導電型のボディ領域と、
前記ボディ領域と前記第１の面との間の前記半導体層に設けられた第１導電型のソース領域と、
第１のゲート電極と、
前記第１のゲート電極との間に前記ボディ領域を挟んで設けられた第２のゲート電極と、
前記第１のゲート電極と前記ボディ領域との間に設けられた第１のゲート絶縁膜と、
前記第２のゲート電極と前記ボディ領域との間に設けられた第２のゲート絶縁膜と、
前記第２の面と前記第１のゲート電極との間に設けられた第１のフィールドプレート電極と、
前記第２の面と前記第２のゲート電極との間に設けられた第２のフィールドプレート電極と、
前記第１のフィールドプレート電極と前記ドリフト領域との間に設けられた第１のフィールドプレート絶縁膜と、
前記第２のフィールドプレート電極と前記ドリフト領域との間に設けられた第２のフィールドプレート絶縁膜と、
少なくとも一部が、前記第１のフィールドプレート電極と前記第２のフィールドプレート電極との間の前記ドリフト領域内に設けられた第１導電型の第１の領域と、
前記第１の領域と前記ボディ領域との間の前記ドリフト領域内に設けられ、前記第１の領域よりも第１導電型不純物の濃度の高い第２の領域と、
前記第２の領域と前記ボディ領域との間の前記ドリフト領域内に設けられ、前記第２の領域よりも第１導電型不純物の濃度の低い第３の領域と、
を備える半導体装置。 - 前記第２の領域の第１導電型不純物の濃度は、前記第１の領域の第１導電型不純物の濃度の１．５倍以上である請求項１記載の半導体装置。
- 前記第２の領域は、前記第１のフィールドプレートと前記第２のフィールドプレートとの間に設けられた請求項１又は請求項２記載の半導体装置。
- 前記第２の領域の第１導電型不純物の濃度が最大となる位置は、前記第１のフィールドプレートの前記２の面側の端部を含み前記第２の面に平行な面と、前記ドリフト領域と前記ボディ領域との境界を含み前記第２の面に平行な面との間を３等分する２つの面の間に位置する請求項１乃至請求項３いずれか一項記載の半導体装置。
- 前記第１のゲート電極と前記第１のフィールドプレート電極との間に設けられた第１の絶縁膜と、
前記第２のゲート電極と前記第２のフィールドプレート電極との間の設けられた第２の絶縁膜と、
を更に備える請求項１乃至請求項４いずれか一項記載の半導体装置。 - 前記第１の領域の第１導電型不純物の濃度は、前記第３の領域の第１導電型不純物の濃度と略同一である請求項１乃至請求項５いずれか一項記載の半導体装置。
- 前記第１の面に設けられ、前記ソース領域に電気的に接続されたソース電極と、
前記第２の面に設けられ、前記ドリフト領域に電気的に接続されドレイン電極と、
を更に備える請求項１乃至請求項６いずれか一項記載の半導体装置。 - 前記半導体層はシリコン層である請求項１乃至請求項７いずれか一項記載の半導体装置。
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