CN113497115A - 半导体装置 - Google Patents

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Abstract

导通电阻低的半导体装置，具备：第一电极和其上的第一半导体层；第一半导体层上的第二半导体层；第二半导体层上的第一半导体区域；第二半导体层上的第二半导体区域；第一绝缘膜，在第一与第二半导体区域之间设于从第一及第二半导体区域上到达第二半导体层的沟槽内，包含氧化硅；第二电极，在沟槽内隔着第一绝缘膜与第二半导体层对置，包含多晶硅；第三电极，在第二电极上，隔着包含氧化硅的第二绝缘膜与第一及第二半导体区域对置；第三绝缘膜，设于第二与第三电极之间，包含氮化硅；第一半导体区域上的第三半导体区域；第二半导体区域上的第四半导体区域；第三电极上的层间绝缘膜；以及第四电极，在层间绝缘膜上与第三及第四半导体区域电连接。

Description

半导体装置
相关申请
本申请享受以日本专利申请2020－50006号(申请日：2020年3月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应管)等半导体装置被使用于电力转换等用途。关于这种半导体装置，优选的是导通电阻低。
发明内容
本发明的实施方式提供导通电阻低的半导体装置。
实施方式的半导体装置具备：第一电极；设于第一电极之上的第一导电型的第一半导体层；设于第一半导体层之上的第一导电型的第二半导体层；设于第二半导体层之上的第二导电型的第一半导体区域；设于第二半导体层之上的第二导电型的第二半导体区域；第一绝缘膜，在第一半导体区域与第二半导体区域之间设于从第一半导体区域以及第二半导体区域之上到达第二半导体层的沟槽内，包含氧化硅；第二电极，在沟槽内，隔着包含氧化硅的第一绝缘膜而与第二半导体层对置地设置，包含多晶硅；第三电极，在第二电极之上，隔着包含氧化硅的第二绝缘膜而与第一半导体区域以及第二半导体区域对置地设置；第三绝缘膜，设于第二电极与第三电极之间，包含氮化硅；设于第一半导体区域之上的第一导电型的第三半导体区域；设于第二半导体区域之上的第一导电型的第四半导体区域；设于第三电极之上的层间绝缘膜；以及第四电极，设于层间绝缘膜之上，与第三半导体区域以及第四半导体区域电连接。
附图说明
图1是第一实施方式的半导体装置的示意剖面图。
图2是第一实施方式的其他方式的半导体装置的示意剖面图。
图3是表示第一实施方式的半导体装置的制造工序的示意剖面图。
图4是表示第一实施方式的半导体装置的制造工序的示意剖面图。
图5是表示第一实施方式的半导体装置的制造工序的示意剖面图。
图6是说明第一实施方式的半导体装置的作用效果的示意剖面图。
图7是第二实施方式的半导体装置的示意剖面图。
图8是第二实施方式的其他方式的半导体装置的示意剖面图。
图9是第三实施方式的半导体装置的示意剖面图。
图10是第三实施方式的其他方式的半导体装置的示意剖面图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，在以下的说明中，对相同的部件等标注相同的附图标记，对于说明过一次的部件等适当省略其说明。
在本说明书中，为了表示部件等的位置关系，将附图的上方向记述为“上”，将附图的下方向记述为“下”。在本说明书中，“上”、“下”的概念并不一定是表示与重力的朝向的关系的用语。
以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。
在以下的说明中，n+、n、n－以及p+、p、p－的表述表示各导电型中的杂质浓度的相对的高低。即，n+表示相比于n，n型的杂质浓度相对较高，n－表示相比于n，n型的杂质浓度相对较低。另外，p+表示相比于p，p型的杂质浓度相对较高，p－表示相比于p，p型的杂质浓度相对较低。另外，也有将n+型、n－型简称为n型、将p+型、p－型简称为p型的情况。
(第一实施方式)
本实施方式的半导体装置具备：第一电极；设于第一电极之上的第一导电型的第一半导体层；设于第一半导体层之上的第一导电型的第二半导体层；设于第二半导体层之上的第二导电型的第一半导体区域；设于第二半导体层之上的第二导电型的第二半导体区域；第一绝缘膜，在第一半导体区域与第二半导体区域之间设于从第一半导体区域以及第二半导体区域之上到达第二半导体层的沟槽内，包含氧化硅；第二电极，在沟槽内，隔着包含氧化硅的第一绝缘膜而与第二半导体层对置地设置，包含多晶硅；第三电极，在第二电极之上，隔着包含氧化硅的第二绝缘膜而与第一半导体区域以及第二半导体区域对置地设置；第三绝缘膜，设于第二电极与第三电极之间，包含氮化硅；设于第一半导体区域之上的第一导电型的第三半导体区域；设于第二半导体区域之上的第一导电型的第四半导体区域；设于第三电极之上的层间绝缘膜；以及第四电极，设于层间绝缘膜之上，与第三半导体区域以及第四半导体区域电连接。
图1是本实施方式的半导体装置100的示意剖面图。半导体装置100例如是纵型的MOSFET。
半导体装置100具备漏极层10、漂移层12、基底区域14、源极区域16、接触区域18、第一沟槽20、第二绝缘膜21、第一绝缘膜22、第一场板电极24、第三绝缘膜26、第一栅极电极28、第二沟槽40、第六绝缘膜41、第五绝缘膜42、第二场板电极44、第七绝缘膜46、第二栅极电极48、漏极电极60、源极电极66、以及层间绝缘膜70。
另外，漏极层10是第一半导体层的一个例子。漂移层12是第二半导体层的一个例子。作为基底区域14的基底区域14a是第一半导体区域的一个例子。作为基底区域14的基底区域14b是第二半导体区域的一个例子。作为源极区域16的源极区域16a是第三半导体区域的一个例子。作为源极区域16的源极区域16b是第四半导体区域的一个例子。第一沟槽20是沟槽的一个例子。漏极电极60是第一电极的一个例子。第一场板电极24是场板电极或者第二电极的一个例子。第一栅极电极28是栅极电极或者第三电极的一个例子。源极电极66是第四电极的一个例子。
漏极层10是作为MOSFET的漏极发挥功能的层。漏极层10例如包含n+型的半导体材料。
漏极电极60设于漏极层10之下，与漏极层10电连接。漏极电极60是作为MOSFET的漏极电极发挥功能的电极。
漂移层12设于漏极层10之上。漂移层12是作为MOSFET的漂移层发挥功能的层。漂移层12例如包含n－型的半导体材料。
这里，定义X方向、与X方向垂直地交叉的Y方向、和与X方向以及Y方向垂直地交叉的Z方向。漏极层10以及漂移层12是平行于与X方向以及Y方向平行的XY平面而设置的层。Z方向是漏极层10以及漂移层12所层叠的方向。
基底区域14设于漂移层12之上。基底区域14作为MOSFET的基底发挥功能。基底区域14是在向第一栅极电极28或者第二栅极电极48施加了电压的情况下形成沟道、并能够在源极区域16与漏极层10之间流过载流子的区域。基底区域14例如包含p型的半导体材料。半导体装置100具有作为基底区域14的基底区域14a、14b以及14c。
源极区域16设于基底区域14之上。源极区域16是作为MOSFET的源极发挥功能的区域。在对第一栅极电极28或者第二栅极电极48施加了适当的电压的情况下，在源极区域16与漏极层10之间流过载流子。源极区域16例如包含n+型的半导体材料。半导体装置100具有作为源极区域16的源极区域16a、16b、16c以及16d。
接触区域18设于基底区域14之上，与基底区域14以及源极区域16电连接。接触区域18为了使基底区域14以及源极区域16与源极电极66的电接触提高而设置。接触区域18例如包含p+型的半导体材料。另外，虽然在图1中，在基底区域14b之上设有接触区域18，但也可以在基底区域14a以及基底区域14c之上进一步设有接触区域18。
第一沟槽20被设为从源极区域16之上到达漂移层12。
第一绝缘膜22设于第一沟槽20内。例如第一绝缘膜22以覆盖第一场板电极24的方式设置。另外，例如第一绝缘膜22设于第一场板电极24与第一栅极电极28之间。但是，第一绝缘膜22的方式并不限定于此。第一绝缘膜22包含SiOx(氧化硅)，但并不限定于此。例如第一绝缘膜22通过热氧化法或者CVD(Chemical Vapor Deposition，化学气相沉积)形成。
第二绝缘膜21设于第一沟槽20内的第一绝缘膜22之上。作为第二绝缘膜21的第二绝缘膜21a设于基底区域14a与第一栅极电极28之间以及层间绝缘膜70a与源极区域16a之间。作为第二绝缘膜21的第二绝缘膜21b设于基底区域14b与第一栅极电极28之间以及层间绝缘膜70a与源极区域16b之间。第二绝缘膜21包含SiOx(氧化硅)，但并不限定于此。例如第二绝缘膜21通过热氧化法或者CVD形成。另外，第二绝缘膜21可以与第一绝缘膜22在同一工序中同时形成，也可以在其他的工序中形成。
第一场板电极24在第一沟槽20内隔着第一绝缘膜22而与漂移层12对置地设置。例如第一场板电极24与漂移层12并列地设置。第一场板电极24例如为了使沟槽深度方向的漂移层中的电场分布接近于平坦并使耐压增加而设置。第一场板电极24例如在沿图1的深度方向设置的未图示的部分具有向上方延伸的部分。而且，第一场板电极24使用该向上方延伸的部分与源极电极66电连接。另外，第一场板电极24与源极电极66的连接方式并不限定于此。
第一栅极电极28分别隔着第二绝缘膜21设于基底区域14a与基底区域14b之间且第一场板电极24之上。第一栅极电极28是作为MOSFET的栅极发挥功能的电极。
第三绝缘膜26设于第一场板电极24与第一栅极电极28之间。第三绝缘膜26包含SiNx(氮化硅)，但并不限定于此。第三绝缘膜26的膜厚优选的是10nm以上。第三绝缘膜26优选的是例如通过LPCVD法形成，但并不限定于此。
第二沟槽40被设为从源极区域16之上到达漂移层12。
第五绝缘膜42设于第二沟槽40内。例如第五绝缘膜42以覆盖第二场板电极44的方式设置。另外，例如第五绝缘膜42设于第二场板电极44与第二栅极电极48之间。但是，第五绝缘膜42的方式并不限定于此。第五绝缘膜42包含SiOx(氧化硅)，但并不限定于此。例如第五绝缘膜42通过热氧化法或者CVD(Chemical Vapor Deposition)形成。
第六绝缘膜41设于第二沟槽40内的第五绝缘膜42之上。作为第六绝缘膜41的第六绝缘膜41a设于基底区域14b与第二栅极电极48之间以及层间绝缘膜70b与源极区域16c之间。作为第六绝缘膜41的第六绝缘膜41b设于基底区域14c与第二栅极电极48之间以及层间绝缘膜70b与源极区域16d之间。第六绝缘膜41包含SiOx(氧化硅)，但并不限定于此。例如第六绝缘膜41通过热氧化法或者CVD形成。另外，第六绝缘膜41可以与第五绝缘膜42在同一工序中同时形成，也可以在其他的工序中形成。
第二场板电极44在第二沟槽40内隔着第五绝缘膜42而与漂移层12对置地设置。例如第二场板电极44与漂移层12并列地设置。第二场板电极44例如为了使沟槽深度方向的漂移层中的电场分布接近于平坦并使耐压增加而设置。第二场板电极44例如在沿图1的深度方向设置的未图示的部分具有向上方延伸的部分。而且，第二场板电极44使用该向上方延伸的部分与源极电极66电连接。另外，第二场板电极44与源极电极66的连接方式并不限定于此。
第二栅极电极48分别隔着第六绝缘膜41设于基底区域14b与基底区域14c之间且第二场板电极44之上。第二栅极电极48是作为MOSFET的栅极发挥功能的电极。
第七绝缘膜46设于第二场板电极44与第二栅极电极48之间。第七绝缘膜46包含SiNx(氮化硅)，但并不限定于此。第七绝缘膜46的膜厚优选的是10nm以上。
作为层间绝缘膜70的层间绝缘膜70a设于源极区域16a、源极区域16b、第一栅极电极28以及第二绝缘膜21之上。作为层间绝缘膜70的层间绝缘膜70b设于源极区域16c、源极区域16d、第二栅极电极48以及第六绝缘膜41之上。层间绝缘膜70例如包含SiOx，但并不限定于此。
漏极层10、漂移层12、基底区域14以及源极区域16所使用的半导体材料例如是硅(Si)。但是，漏极层10、漂移层12、基底区域14以及源极区域16所使用的半导体材料例如可以是碳化硅(SiC)、氮化镓(GaN)或者砷化镓(GaAs)等其他半导体材料。
在作为半导体材料而使用Si的情况下，作为n型杂质，例如能够使用砷(As)、磷(P)或者锑(Sb)，此外，作为p型杂质，例如能够使用B(硼)。
第一场板电极24以及第二场板电极44例如具有包含导电型杂质的多晶硅等导电材料。
第一栅极电极28以及第二栅极电极48例如具有包含导电型杂质的多晶硅等导电材料。漏极电极60以及源极电极66例如包含金属等导电材料。
在第一场板电极24以及第二场板电极44包含导电型杂质的情况下，优选的是使该导电型杂质含有1×1019atoms/cm3以上且1×1022atoms/cm3以下。
图2是本实施方式的其他方式的半导体装置110的示意剖面图。在半导体装置110中，在第一栅极电极28与第三绝缘膜26之间，设有包含例如SiOx的第四绝缘膜30。另外，在第二栅极电极48与第七绝缘膜46之间，设有包含例如SiOx的第八绝缘膜50。该第四绝缘膜30以及第八绝缘膜50例如能够通过将第三绝缘膜26以及第七绝缘膜46的上表面氧化而形成。但是，第四绝缘膜30以及第八绝缘膜50的制造方法并不限定于此。
图3至图5是表示本实施方式的半导体装置100的制造工序的示意剖面图。
首先，在漏极层10之上形成漂移层12。例如将漏极层10设为作为Si基板的半导体基板，在漏极层10之上通过外延生长形成漂移层12。但是，漏极层10以及漂移层12的制造工序并不限定于上述。接下来，例如使用光刻法以及RIE(Reactive Ion Etching)，形成到达漂移层12的第一沟槽20以及第二沟槽40。接下来，例如通过热氧化法或者CVD，在漂移层12之上、第一沟槽20内以及第二沟槽40内形成包含例如SiOx的绝缘膜80。接下来，在绝缘膜80之上，例如使用CVD形成导电材料90，该导电材料90例如具有包含导电型杂质的多晶硅(图3)。这里，该导电型杂质的浓度优选的是1×1019atoms/cm3以上且1×1022atoms/cm3以下。
接下来，例如通过蚀刻将导电材料90的一部分去除，在第一沟槽20内形成第一场板电极24。另外，在第二沟槽内形成第二场板电极44(图4)。
接下来，例如使用湿式蚀刻，将绝缘膜80的一部分去除，以使第一场板电极24的侧面的上部以及上表面、第二场板电极44的侧面的上部以及上表面、第一场板电极24之上的第一沟槽20的侧壁、第二场板电极44之上的第二沟槽40的侧壁、以及漂移层12的表面露出。接下来，在绝缘膜80的上表面、第一场板电极24的侧面的上部以及上表面、第二场板电极44的侧面的上部以及上表面、第一场板电极24之上的第一沟槽20的侧壁、第二场板电极44之上的第二沟槽40的侧壁、以及漂移层12的表面，例如通过热氧化法形成包含SiOx的绝缘膜83。接下来，例如使用LPCVD(Low Pressure CVD)在绝缘膜83之上形成包含SiNx的绝缘膜92(图5)。
接下来，使用RIE、湿式蚀刻或者CDE(Chemical Dry Etching，化学干法蚀刻)对绝缘膜92的一部分进行蚀刻。由此，形成第三绝缘膜26以及第七绝缘膜46。另外，能够与上述相同地形成图2所示的半导体装置110中的第四绝缘膜30以及第八绝缘膜50。另外，第一场板电极24之上的、残留于第一沟槽20的侧壁的绝缘膜83的一部分成为第二绝缘膜21。另外，第二场板电极44之上的、残留于第二沟槽40的侧壁的绝缘膜83的一部分成为第六绝缘膜41。
接下来，例如通过CVD形成第一栅极电极28以及第二栅极电极48，该第一栅极电极28以及第二栅极电极48包含具有导电型杂质的多晶硅或金属等导电材料。这里，在图1所示的半导体装置100中，在第三绝缘膜26上形成第一栅极电极28，在第七绝缘膜46上形成第二栅极电极48。另外，在图2所示的半导体装置110中，在第三绝缘膜26以及第四绝缘膜30上形成第一栅极电极28，在第七绝缘膜46以及第八绝缘膜50上形成第二栅极电极48。接下来，在第一栅极电极28上以及第二栅极电极48之上形成作为层间绝缘膜70的层间绝缘膜70a以及层间绝缘膜70b。接下来，例如通过蚀刻去除层间绝缘膜70的一部分、绝缘膜的一部分以及绝缘膜83的一部分，形成用于与源极区域16以及接触区域18取得接触的开口。
接下来，在漂移层12之上例如通过离子注入法形成基底区域14、源极区域16以及接触区域18。接下来，在漏极层10之下形成漏极电极60。
接下来，例如对于通过上述的制造工序制造出的制造中途的半导体装置，进行用于基底区域14、源极区域16以及接触区域18中的杂质活性化的热处理。接下来，例如对于进行了上述用于杂质活性化的热处理的制造中途的半导体装置，进一步进行使温度上升到例如1000℃左右的热处理。之后停止热处理，使该制造中途的半导体装置的温度降低。这里，优选的是尽可能急剧地使制造中途的半导体装置的温度降低。优选的是例如使用RTA(Rapid Thermal Annealing，快速热退火)所用的炉，为了进行热处理而使制造中途的半导体装置的温度在该炉内上升到1000℃左右。而且，优选的是，之后将该制造中途的半导体装置搬出到RTA所用的炉之外，例如以1分钟左右的时间快速冷却至600℃左右。通过以上，获得本实施方式的半导体装置100。
接下来，记载本实施方式的作用效果。
图6是说明本实施方式的半导体装置100的作用效果的示意剖面图。
在半导体装置100那样的MOSFET中，优选的是减少导通电阻。这里，例如在载流子是电子的情况下，考虑与载流子移动的方向平行地对MOSFET的沟道赋予拉动方向的应力。通过该应力，载流子的迁移率增加，因此能够减少导通电阻。
作为赋予该应力的方法，考虑使用第一绝缘膜22或者第五绝缘膜42所具有的压缩应力的方法。即，若以第一绝缘膜22为例进行说明，则在第一绝缘膜22在Z方向上被压缩时，利用第一绝缘膜22朝向X方向或者Y方向、换言之朝向第一沟槽20的外侧膨胀的应力，赋予上述的拉伸方向的应力。因此，例如在通过热氧化法形成的情况下，优选的是使第一绝缘膜22的形成温度低温化、减少第一绝缘膜22中的OH基含量。但是，其结果会导致第一绝缘膜22的形状不期望地变化这一问题。另外，由于第一绝缘膜22所使用的Si的氧化速度降低，所以有半导体装置的生产性降低这一问题。
另一方面，可以考虑：利用通过为了导电型杂质活性化而进行的热处理使第一场板电极24膨胀这一情况而向沟道方向赋予拉伸方向的应力。具体而言，在该热处理之后进行快速冷却，将会使得第一场板电极24朝向与X方向或者Y方向平行的方向换言之是第一沟槽20的外侧膨胀的应力残存而向沟道方向赋予拉伸方向的应力。
因此，本实施方式的半导体装置100具备设于第一场板电极24与第一栅极电极28之间并包含氮化硅的第三绝缘膜26。氮化硅的体积弹性率较大。另外，氮化硅在机械构造上稳定。因此，通过设置包含氮化硅的第三绝缘膜26，使得第一场板电极24不太会向图6的纸面的上方膨胀，而是朝向与X方向或者Y方向平行的方向、换言之是第一沟槽20的外侧膨胀。其结果，向沟道方向施加更大的拉伸方向的应力。由此，能够提供减少了导通电阻的半导体装置。
如上述那样，为了使第一场板电极24朝向第一沟槽20的外侧膨胀的应力残存，将第一场板电极24在热处理之后快速冷却这一做法能够维持第一场板电极24膨胀的状态，因此优选。另外，第一场板电极24所含的多晶硅含有1×1019atoms/cm3以上且1×1022atoms/cm3以下的导电型杂质的情况下，会增大上述的膨胀应力，因此是优选的。
第三绝缘膜26的膜厚优选的是10nm以上。这是因为，在小于10nm的情况下，第三绝缘膜26的膜厚过薄，因此不能充分地抑制第一场板电极24向上方膨胀而产生的应力。
第三绝缘膜26优选的是通过LPCVD法形成。在LPCVD法的情况下，例如以700℃以上800℃以下的较高温形成第三绝缘膜26。在这种情况下，第三绝缘膜26中的氢浓度变得较低。与此相对，在通过等离子体CVD法形成的情况下，例如以300℃以上且400℃以下的较低温形成第三绝缘膜26。在这种情况下，第三绝缘膜26中的氢浓度变得较高。例如在比形成温度更高的温度下进行的用于杂质活性化的热处理、半导体装置100的可靠性试验中的热处理中，有时上述那样被包含的第三绝缘膜26中的氢向第三绝缘膜26之外释出。在这种情况下，有半导体装置100的阈值变动这一问题。另外，相比于通过等离子体CVD法形成的膜，通过LPCVD法形成的膜的覆盖性(覆盖范围)更优异。因此，第三绝缘膜26优选的是通过LPCVD法形成。
通过在第一栅极电极28与第三绝缘膜26之间设置包含SiOx的第四绝缘膜30，可以抑制在第一栅极电极28中的多晶硅与第三绝缘膜26中的SiNx之间形成捕获载流子的能级。
根据本实施方式的半导体装置，能够提供导通电阻低的半导体装置。
(第二实施方式)
本实施方式的半导体装置，在栅极电极具备第一部分、在第一部分之下设于场板电极与第一半导体区域之间并与第一部分电连接的第二部分、以及在第一部分之下设于场板电极与第二半导体区域之间并与第一部分电连接的第三部分这一点上，与第一实施方式的半导体装置不同。另外，在第三绝缘膜设于第一部分的下表面、第二部分的内侧面以及第三部分的内侧面这一点上，与第一实施方式的半导体装置不同。这里，省略与第一实施方式的半导体装置重复的点。
图7是本实施方式的半导体装置110的示意剖面图。
第一栅极电极28具有第一部分28a、第二部分28b、第三部分28c。第一部分28a设于第一场板电极24与层间绝缘膜70a之间。第二部分28b在第一部分28a之下设于第一场板电极24与基底区域14a之间。另外，第二部分28b与第一部分28a电连接。第三部分28c在第一部分28a之下设于第一场板电极24与基底区域14b之间。另外，第三部分28c与第一部分28a电连接。
例如第一栅极电极28利用第一部分28a、第二部分28b、以及第三部分28c而具有朝下的“コ”字(反向的“u”形)的形状，这在特别是耐压较高的器件的情况下是优选的。
第三绝缘膜26具有与第一部分的下表面28a1相接的第三绝缘膜26a、与第二部分的内侧面28b1相接的第三绝缘膜26b、以及与第三部分的内侧面28c1相接的第三绝缘膜26c。
同样，第二栅极电极48具有第四部分48a、第五部分48b、以及第六部分48c。第四部分48a设于第二场板电极44与层间绝缘膜70b之间。第五部分48b在第四部分48a之下设于第二场板电极44与基底区域14b之间。另外，第五部分48b与第四部分48a电连接。第六部分48c在第四部分48a之下设于第二场板电极44与基底区域14c之间。另外，第六部分48c与第四部分48a电连接。
例如第二栅极电极48利用第四部分48a、第五部分48b、以及第六部分48c而具有朝下的“コ”字(反向的“u”形)的形状，这在特别是耐压较高的器件的情况下是优选的。
第七绝缘膜46与第四部分的下表面48a1、第五部分的内侧面48b1以及第六部分的内侧面48c1相接地设置。
在耐压较高的半导体装置中，第一沟槽20以及第二沟槽40的开口尺寸变大，因此沟槽的埋入所需的第一栅极电极28以及第二栅极电极48的膜厚变得非常厚。因此，用于形成栅极电极的装置的负荷变大。与此相对，在为如本实施方式那样朝下的“コ”字(反向的“u”形)的形状的第一栅极电极28以及第二栅极电极48的情况下，也基于第二部分28b、第三部分28c、第五部分48b以及第六部分48c形成第一栅极电极28以及第二栅极电极48。因此，也能够将栅极电极的膜厚减薄地形成，是有利的。
图8是本实施方式的其他方式的半导体装置120的示意剖面图。第四绝缘膜30a设于第一部分的下表面28a1与第三绝缘膜26a之间。第四绝缘膜30b设于第二部分的内侧面28b1与第三绝缘膜26b之间。第四绝缘膜30c设于第三部分的内侧面28c1与第三绝缘膜26c之间。第八绝缘膜50a设于第四部分的下表面48a1与第七绝缘膜46a之间。第八绝缘膜50b设于第五部分的内侧面48b1与第七绝缘膜46b之间。第八绝缘膜50c设于第六部分的内侧面48c1与第七绝缘膜46c之间。如此设置第四绝缘膜30以及第八绝缘膜50，从而抑制在多晶硅与SiNx之间形成捕获载流子的能级。
根据本实施方式的半导体装置，也能够提供导通电阻低的半导体装置。
(第三实施方式)
本实施方式的半导体装置在第三绝缘膜还设于栅极电极的外侧面这一点上，与第一实施方式以及第二实施方式的半导体装置不同。这里，省略与第一实施方式以及第二实施方式重复的内容的记载。
图9是本实施方式的半导体装置130的示意剖面图。第三绝缘膜26d与第二部分的下表面28b2相接地设置。第三绝缘膜26e与第一栅极电极的外侧面28b3相接地设置。第三绝缘膜26f与第三部分的下表面28c2相接地设置。第三绝缘膜26g与第一栅极电极的外侧面28c3相接地设置。第七绝缘膜46d与第五部分的下表面48b2相接地设置。第七绝缘膜46e与第二栅极电极48的外侧面48b3相接地设置。第七绝缘膜46f与第六部分的下表面48c2相接地设置。第七绝缘膜46g与第二栅极电极48的外侧面48c3相接地设置。
图10是本实施方式的其他方式的半导体装置140的示意剖面图。第四绝缘膜30d设于第三绝缘膜26d与第二部分的下表面28b2之间。第四绝缘膜30e设于第三绝缘膜26e与第一栅极电极的外侧面28b3之间。第四绝缘膜30f设于第三绝缘膜26f与第三部分的下表面28c2之间。第四绝缘膜30g设于第三绝缘膜26g与第一栅极电极的外侧面28c3之间。第八绝缘膜50d设于第七绝缘膜46d与第五部分的下表面48b2之间。第八绝缘膜50e设于第七绝缘膜46e与第二栅极电极的外侧面48b3之间。第八绝缘膜50f设于第七绝缘膜46f与第六部分的下表面48c2之间。第八绝缘膜50g设于第七绝缘膜46g与第二栅极电极的外侧面48c3之间。通过如此设置第四绝缘膜30以及第八绝缘膜50，从而抑制在多晶硅与SiNx之间形成捕获载流子的能级。
本实施方式的半导体装置130以及半导体装置140中的第三绝缘膜26以及第七绝缘膜46的膜厚优选的是50nm以下。这是因为，若膜厚比50nm厚，则相当于MOSFET的沟道附近的栅极绝缘膜的膜厚变厚，因此MOSFET的阈值电压会变得过高。
根据本实施方式的半导体装置，也能够提供导通电阻低的半导体装置。
虽然说明了本发明的几个实施方式以及实施例，但这些实施方式以及实施例是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其等效的范围内。

Claims (8)

1.一种半导体装置，具备：
第一电极；
第一导电型的第一半导体层，设于所述第一电极之上；
第一导电型的第二半导体层，设于所述第一半导体层之上；
第二导电型的第一半导体区域，设于所述第二半导体层之上；
第二导电型的第二半导体区域，设于所述第二半导体层之上；
第一绝缘膜，在所述第一半导体区域与所述第二半导体区域之间设于从所述第一半导体区域以及所述第二半导体区域之上到达所述第二半导体层的沟槽内，包含氧化硅；
第二电极，在所述沟槽内，隔着包含所述氧化硅的所述第一绝缘膜而与所述第二半导体层对置地设置，包含多晶硅；
第三电极，在所述第二电极之上，隔着包含氧化硅的第二绝缘膜而与所述第一半导体区域以及所述第二半导体区域对置地设置；
第三绝缘膜，设于所述第二电极与所述第三电极之间，包含氮化硅；
第一导电型的第三半导体区域，设于所述第一半导体区域之上；
第一导电型的第四半导体区域，设于所述第二半导体区域之上；
层间绝缘膜，设于所述第三电极之上；以及
第四电极，设于所述层间绝缘膜之上，与所述第三半导体区域以及所述第四半导体区域电连接。
2.根据权利要求1所述的半导体装置，
所述第三电极具备：
第一部分，设于所述第二电极与所述层间绝缘膜之间；
第二部分，在所述第一部分之下设于所述第二电极与所述第一半导体区域之间，与所述第一部分电连接；以及
第三部分，在所述第一部分之下设于所述第二电极与所述第二半导体区域之间，与所述第一部分电连接。
3.根据权利要求2所述的半导体装置，
所述第三绝缘膜设于所述第一部分的下表面、所述第二部分的内侧面以及所述第三部分的内侧面。
4.根据权利要求3所述的半导体装置，
所述第三绝缘膜还设于所述第三电极与所述第一半导体区域之间以及所述第三电极与所述第二半导体区域之间。
5.根据权利要求4所述的半导体装置，
所述第三绝缘膜的膜厚为50nm以下。
6.根据权利要求1至5中任一项所述的半导体装置，
还具备设于所述第三电极与所述第三绝缘膜之间的包含氧化硅的第四绝缘膜。
7.根据权利要求1至5中任一项所述的半导体装置，
所述第三绝缘膜的膜厚为10nm以上。
8.根据权利要求1至5中任一项所述的半导体装置，
所述多晶硅包含1×1019atoms/cm3以上且1×1022atoms/cm3以下的导电型杂质。
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