CN115084244A - 一种防翘曲深沟道半导体器件及其制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000002360 preparation method Methods 0.000 title claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 229920005591 polysilicon Polymers 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 230000008569 process Effects 0.000 abstract description 7
- 230000009471 action Effects 0.000 abstract description 4
- 238000010923 batch production Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000001179 sorption measurement Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明涉及一种防翘曲深沟道半导体器件及其制备方法，其中，深沟道半导体器件包括：衬底；外延层，位于所述衬底上表面；若干深沟槽，位于所述外延层中，且表面设置有氧化层，若干所述深沟槽中至少有一个深沟槽内设置有源极多晶硅和栅极多晶硅，所述设置有源极多晶硅和栅极多晶硅的深沟槽相邻的深沟槽内设置有辅助栅极，所述辅助栅极内部留有一空腔，所述空腔能够在所述氧化层的应力作用下向内收缩。本发明中通过带有空腔的辅助栅极能够抵消部分造成翘曲的应力，有效防止晶圆翘曲的产生，解决了深沟槽类产品批量生产过程中的瓶颈问题。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种防翘曲深沟道半导体器件及其制备方法。
背景技术
和传统MOSFET相比，深沟道双栅极MOSFET有更好的品质因数(FOM)，如图1所示，该结构由于采用电藕平衡设计，分裂栅型功率MOSFET能够同时实现低导通电阻(Rdson)和低反向传输电容(crss)，从而降低系统的导通损耗和开关损耗，提高电子产品的使用效率。但是在耐压超过100V以后往往就需要更深的沟槽和更厚的沟槽内部SiO2层来达到理想的FOM。但是由于SiO2和Si的热膨胀系数有着很大的差异，在制备过程中往往需要上千度的高温，在晶圆冷却下来后，往往会形成马鞍行的翘曲。随着晶圆的增大到200mm或者300mm直径，这个翘曲会越发明显。这种翘曲导致的问题有：1)机械手臂搬送过程中产生滑片；2)真空吸附工艺平台无法实现对晶圆的良好吸附导致光刻工艺中严重影响光刻精度和对准精度；3)晶圆减薄后翘曲更加严重造成测试和封装的困难。因此，如何改善晶圆的翘曲度，是深沟槽类产品批量生产过程中的主要瓶颈之一。
发明内容
本发明所要解决的技术问题是提供一种防翘曲深沟道半导体器件及其制备方法，能够防止晶圆产生翘曲。
本发明解决其技术问题所采用的技术方案是：提供一种防翘曲深沟道半导体器件，包括：衬底；外延层，位于所述衬底上表面；若干深沟槽，位于所述外延层中，且表面设置有氧化层，若干所述深沟槽中至少有一个深沟槽内设置有源极多晶硅和栅极多晶硅，所述设置有源极多晶硅和栅极多晶硅的深沟槽相邻的深沟槽内设置有辅助栅极，所述辅助栅极内部留有一空腔，所述空腔能够在所述氧化层的应力作用下向内收缩。
所述空腔呈椭圆形。
所述深沟槽外部的外延层上设置有阱区。
所述阱区上还设置有源区，所述辅助栅极上设置有金属电极。
所述阱区为P型阱区，所述外延层为N型外延层；或所述阱区为N型阱区，所述外延层为P型外延层。
本发明解决其技术问题所采用的技术方案是：提供一种防翘曲深沟道半导体器件制备方法，包括以下步骤：
提供一衬底，并在所述衬底上形成外延层；
在所述外延层中形成若干深沟槽；
在所述深沟槽表面沉积形成覆盖所述深沟槽的下栅极氧化层；
在若干深沟槽中至少一个深沟槽内填充多晶硅以在所述下栅极氧化层上形成源极多晶硅；
在所述源极多晶硅表面沉积形成覆盖所述源极多晶硅的上栅极氧化层；
在上栅极氧化层上和所述上栅极氧化层所在深沟槽相邻的深沟槽内同步填充多晶硅，以在所述上栅极氧化层上形成栅极多晶硅，在所述上栅极氧化层所在深沟槽相邻的深沟槽内形成内部留有一空腔的辅助栅极。
所述辅助栅极内部的空腔呈椭圆形。
在形成内部留有一空腔的辅助栅极后还包括：在所述深沟槽外部的外延层上形成阱区。
在形成阱区后还包括：在所述阱区上形成源区，在所述辅助栅极上形成金属电极。
所述阱区为P型阱区，所述外延层为N型外延层；或所述阱区为N型阱区，所述外延层为P型外延层。
有益效果
由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明通过对辅助栅极进行改造，在其内部留下一空腔，该空腔在外部氧化层的应力作用下能够向内收缩，从而抵消部分造成翘曲的应力，有效防止晶圆翘曲的产生，解决了深沟槽类产品批量生产过程中的瓶颈问题。
附图说明
图1是现有技术中深沟道半导体器件的结构示意图；
图2-图7是本发明第一实施方式的防翘曲深沟道半导体器件制作方法过程图；
图8是本发明第二实施方式的防翘曲深沟道半导体器件的应力示意图。
具体实施方式
下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
本发明的第一实施方式涉及一种防翘曲深沟道半导体器件制备方法，包括以下步骤：
步骤1，提供一衬底10，并在所述衬底10上形成外延层20；
步骤2，在所述外延层20中形成若干深沟槽30；
步骤3，在所述深沟槽30表面沉积形成覆盖所述深沟槽30的下栅极氧化层40；
步骤4，在若干深沟槽30中至少一个深沟槽内填充多晶硅以在所述下栅极氧化层40上形成源极多晶硅50；
步骤5，在所述源极多晶硅50表面沉积形成覆盖所述源极多晶硅的上栅极氧化层41；
步骤6，在上栅极氧化层41上和所述上栅极氧化层所在深沟槽相邻的深沟槽30内同步填充多晶硅，以在所述上栅极氧化层41上形成栅极多晶硅51，在所述上栅极氧化层所在深沟槽相邻的深沟槽30内形成内部留有一空腔70的辅助栅极60；
步骤7，在所述深沟槽30外部的外延层20上形成阱区80；
步骤8，在所述阱区80上形成源区90，在所述辅助栅极60上形成金属电极100。
在步骤1中，如图2所示，提供的衬底10可以是硅衬底、碳化硅衬底或锗硅衬底。形成的外延层20为第一导电类型的外延层。
在步骤2中，如图3所示，形成的若干深沟槽30的深度和宽度均相同。
在步骤3中，如图4所示，下栅极氧化层40的材料包括氧化硅，可以通过湿氧氧化生长的方法在深沟槽30的侧壁和底部形成氧化硅。其中通过湿氧氧化生长的方法在深沟槽30的侧壁和底部形成氧化硅的致密性好，氧化硅的致密性越高，深沟槽内的多晶硅材料与形成深沟槽的外延层20的隔离性越好。值得一提的是，本步骤中的下栅极氧化层40还可以通过化学气相沉积的方法和湿氧氧化生长的方法相结合的方式得到。
在步骤4中，如图5所示，源极多晶硅50可以通过化学气相沉积的方法在下栅极氧化层40上沉积多晶硅得到。
在步骤5中，上栅极氧化层41的形成方法可以与步骤3中下栅极氧化层40的形成方法相同，此处不再赘述。
在步骤6中，如图6所示，在上栅极氧化层41上和所述上栅极氧化层所在深沟槽相邻的深沟槽30内通过化学气相沉积的方式同步填充多晶硅，由于未填充源极多晶硅50的深沟槽相比于填有源极多晶硅50的深沟槽更深，因此在完全填充之前深沟槽的上部就会完全封口，从而在辅助栅极60内部留下一个空腔70，该空腔70在外部氧化层的应力作用下会向内收缩，从而抵消部分造成翘曲的应力。
在步骤7中，如图7所示，形成的阱区80为第二导电类型的阱区。
在步骤8中，如图7所示，在阱区80上表面形成的源区90，该源区90的导电类型与外延层20的导电类型相同，在所述辅助栅极60上形成金属电极100，该金属电极100可以是铜电极、铝电极、金电极、银电极或镍电极等。
在一示例中，上述各步骤中的所述第一导电类型可以为N型，此时，第二导电类型为P型。在另一示例中，上述各步骤中的所述第一导电类型可以为P型，此时，第二导电类型为N型。
本发明的第二实施方式涉及一种防翘曲深沟道半导体器件，包括：衬底10；外延层20，位于所述衬底10上表面；若干深沟槽30，位于所述外延层20中，且表面设置有氧化层，若干所述深沟槽30中至少有一个深沟槽内设置有源极多晶硅50和栅极多晶硅51；所述设置有源极多晶硅50和栅极多晶硅51的深沟槽相邻的深沟槽内设置有辅助栅极60，所述辅助栅极60内部留有一空腔70，所述空腔70能够在所述氧化层的应力作用下向内收缩。其中，所述辅助栅极60内部的空腔70呈椭圆形。所述深沟槽30外部的外延层20上设置有阱区80。所述阱区80上还设置有源区90，所述辅助栅极60上设置有金属电极100。
本实施方式中，所述阱区为P型阱区时，所示外延层为N型外延层；所示阱区为N型阱区时，所述外延层为P型外延层。
如图8所示，本实施方式的防翘曲深沟道半导体器件中辅助电极内部留有一空腔，该空腔在外部氧化层的应力作用下会向内收缩，从而抵消部分造成翘曲的应力，有效防止晶圆翘曲的产生，解决了深沟槽类产品批量生产过程中的瓶颈问题。
Claims (10)
1.一种防翘曲深沟道半导体器件，包括：衬底；外延层，位于所述衬底上表面；若干深沟槽，位于所述外延层中，且表面设置有氧化层，若干所述深沟槽中至少有一个深沟槽内设置有源极多晶硅和栅极多晶硅，其特征在于，所述设置有源极多晶硅和栅极多晶硅的深沟槽相邻的深沟槽内设置有辅助栅极，所述辅助栅极内部留有一空腔，所述空腔能够在所述氧化层的应力作用下向内收缩。
2.根据权利要求1所述的防翘曲深沟道半导体器件，其特征在于，所述空腔呈椭圆形。
3.根据权利要求1所述的防翘曲深沟道半导体器件，其特征在于，所述深沟槽外部的外延层上设置有阱区。
4.根据权利要求3所述的防翘曲深沟道半导体器件，其特征在于，所述阱区上还设置有源区，所述辅助栅极上设置有金属电极。
5.根据权利要求3所述的防翘曲深沟道半导体器件，其特征在于，所述阱区为P型阱区，所述外延层为N型外延层；或所述阱区为N型阱区，所述外延层为P型外延层。
6.一种防翘曲深沟道半导体器件制备方法，其特征在于，包括以下步骤：
提供一衬底，并在所述衬底上形成外延层；
在所述外延层中形成若干深沟槽；
在所述深沟槽表面沉积形成覆盖所述深沟槽的下栅极氧化层；
在若干深沟槽中至少一个深沟槽内填充多晶硅以在所述下栅极氧化层上形成源极多晶硅；
在所述源极多晶硅表面沉积形成覆盖所述源极多晶硅的上栅极氧化层；
在上栅极氧化层上和所述上栅极氧化层所在深沟槽相邻的深沟槽内同步填充多晶硅，以在所述上栅极氧化层上形成栅极多晶硅，在所述上栅极氧化层所在深沟槽相邻的深沟槽内形成内部留有一空腔的辅助栅极。
7.根据权利要求6所述的防翘曲深沟道半导体器件制备方法，其特征在于，所述辅助栅极内部的空腔呈椭圆形。
8.根据权利要求6所述的防翘曲深沟道半导体器件制备方法，其特征在于，在形成内部留有一空腔的辅助栅极后还包括：在所述深沟槽外部的外延层上形成阱区。
9.根据权利要求8所述的防翘曲深沟道半导体器件制备方法，其特征在于，在形成阱区后还包括：在所述阱区上形成源区，在所述辅助栅极上形成金属电极。
10.根据权利要求8所述的防翘曲深沟道半导体器件制备方法，其特征在于，所述阱区为P型阱区，所述外延层为N型外延层；或所述阱区为N型阱区，所述外延层为P型外延层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202210834381.8A CN115084244B (zh) | 2022-07-14 | 2022-07-14 | 一种防翘曲深沟道半导体器件及其制备方法 |
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| CN115084244A true CN115084244A (zh) | 2022-09-20 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| CN (1) | CN115084244B (zh) |
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