CN113497150A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN113497150A
CN113497150A CN202010817677.XA CN202010817677A CN113497150A CN 113497150 A CN113497150 A CN 113497150A CN 202010817677 A CN202010817677 A CN 202010817677A CN 113497150 A CN113497150 A CN 113497150A
Authority
CN
China
Prior art keywords
region
electrode
semiconductor
insulating film
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010817677.XA
Other languages
English (en)
Other versions
CN113497150B (zh
Inventor
新井雅俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Publication of CN113497150A publication Critical patent/CN113497150A/zh
Application granted granted Critical
Publication of CN113497150B publication Critical patent/CN113497150B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供可靠性高的半导体装置，具备：第一导电型的第一及第二半导体层，第二半导体层具有第一及第二区域；第二导电型的第一及第三半导体区域；第一导电型的第二及第四半导体区域；第二电极，在第一沟槽内隔着第一绝缘膜与第一半导体区域对置，与设置于第一半导体层之上的第一电极电连接；第四电极，在第一沟槽内的第二电极之下隔着第二绝缘膜而与第一区域对置设置，与设置于第二半导体区域之上且与其电连接的第三电极电连接；第五电极，在第二沟槽内隔着第三绝缘膜与第三半导体区域对置地设置，与第一电极电连接；及第六电极，在第二沟槽内的第五电极之下隔着第四绝缘膜而与第二区域对置设置，与第一电极电连接。

Description

半导体装置
【相关申请】
本申请享受以日本专利申请2020-50008号(申请日：2020年3月19日)为基础申请的优先权。本申请通过参照该基础申请包括基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
具有MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)等半导体芯片的半导体装置被用于电力变换等用途。在上述半导体装置为纵型的MOSFET的情况下，栅极电极或源极电极例如与设置于MOSFET的上表面的栅极金属或源极金属连接。
发明内容
本发明的实施方式提供可靠性高的半导体装置。
实施方式的半导体装置具备：第一导电型的第一半导体层；第一导电型的第二半导体层，设置于第一半导体层之上，具有第一区域及第二区域；第二导电型的第一半导体区域，设置于第一区域之上；第一导电型的第二半导体区域，设置于第一半导体区域之上；第二电极，在从第一半导体区域之上到达第一区域的第一沟槽内，隔着第一绝缘膜与第一半导体区域对置地设置，并与设置于第一半导体层之上的第一电极电连接；第四电极，在第一沟槽内的第二电极之下隔着第二绝缘膜而与第一区域对置地设置，并与设置于第二半导体区域之上且与第二半导体区域电连接的第三电极电连接；第二导电型的第三半导体区域，设置于第二区域之上；第一导电型的第四半导体区域，设置于第三半导体区域之上；第五电极，在从第三半导体区域之上到达第二区域的第二沟槽内，隔着第三绝缘膜而与第三半导体区域对置地设置，并与第一电极电连接；以及第六电极，在第二沟槽内的第五电极之下隔着第四绝缘膜而与第二区域对置地设置，并与第一电极电连接。
附图说明
图1是实施方式的半导体装置的示意俯视图。
图2的(a)、(b)是实施方式的半导体装置的主要部分的示意剖视图。
图3是实施方式的半导体装置的示意俯视图。
图4的(a)～(c)是实施方式的半导体装置的主要部分的示意剖视图。
图5是比较方式的半导体装置的示意俯视图。
图6的(a)、(b)是比较方式的半导体装置的主要部分的示意剖视图。
图7是比较方式的半导体装置的主要部分的示意剖视图。
图8是说明实施方式的半导体装置的作用效果的示意图
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，在以下的说明中，对相同的部件等标注相同的附图标记，并对已说明过一次的部件等适当地省略其说明。
在本说明书中，为了表示零部件等的位置关系，将附图的上方向记述为“上”，将附图的下方向记述为“下”。在本说明书中，“上”、“下”的概念未必是表示与重力的方向的关系的用语。
以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。
在以下的说明中，n+、n、n-及p+、p、p-的表述，表示各导电型的杂质浓度的相对高低。即，n+表示与n相比n型的杂质浓度相对较高，n-表示与n相比n型的杂质浓度相对较低。另外，p+表示与p相比p型的杂质浓度相对较高，p-表示与p相比p型的杂质浓度相对较低。另外，也存在将n+型、n-型简称为n型、将p+型、p-型简称为p型的情况。
(实施方式)
实施方式的半导体装置具备：第一导电型的第一半导体层；第一导电型的第二半导体层，设置于第一半导体层之上，具有第一区域及第二区域；第二导电型的第一半导体区域，设置于第一区域之上；第一导电型的第二半导体区域，设置于第一半导体区域之上；第二电极，在从第一半导体区域之上到达第一区域的第一沟槽内，隔着第一绝缘膜与第一半导体区域对置地设置，并与设置于第一半导体层之上的第一电极电连接；第四电极，在第一沟槽内的第二电极之下隔着第二绝缘膜而与第一区域对置地设置，并与设置于第二半导体区域之上且与第二半导体区域电连接的第三电极电连接；第二导电型的第三半导体区域，设置于第二区域之上；第一导电型的第四半导体区域，设置于第三半导体区域之上；第五电极，在从第三半导体区域之上到达第二区域的第二沟槽内，隔着第三绝缘膜而与第三半导体区域对置地设置，并与第一电极电连接；以及第六电极，在第二沟槽内的第五电极之下隔着第四绝缘膜而与第二区域对置地设置，并与第一电极电连接。
图1是实施方式的半导体装置100的示意俯视图。半导体装置100是纵型的MOSFET。
在此，定义X方向、与X方向垂直交叉的Y方向、以及与X方向及Y方向垂直交叉的Z方向。半导体装置100是如图1或图3所示那样的、芯片面相对于XY面平行的半导体芯片。例如，如图1或图3所示，与XY面平行的面内的该半导体芯片的形状为正方形。但是，与XY面平行的面内的该半导体芯片的形状当然并不限定于正方形。另外，XY面是与后述的漏极层10及漂移层12被层叠的方向垂直的面。
在图1中示出了在半导体装置100的上表面设置的源极焊盘(第三电极的一例)70以及栅极焊盘(第一电极的一例)80。栅极焊盘80在图1的上方及下方具有沿X方向延伸的部分80a及80b。另外，栅极焊盘80具有沿Y方向延伸的部分80c。而且，该部分80c的两端分别与部分80a及80b连接。另外，在图1中，作为源极焊盘70而示出了源极焊盘70a以及源极焊盘70b。在图1中，源极焊盘70a以及源极焊盘70b以夹着部分80c的方式设置。换言之，部分80c设置于源极焊盘70a和源极焊盘70b之间。但是，源极焊盘70以及栅极焊盘80的形状并不限定于图1所示的形状。
图2是实施方式的半导体装置100的主要部分的示意剖视图。图3是实施方式的半导体装置100的示意俯视图。
图2的(a)是实施方式的半导体装置100的、与YZ面内平行的面内的第一区域90及其附近的示意剖视图。图2的(b)是实施方式的半导体装置100的、与YZ面内平行的面内的、第二区域92及其附近的主要部分的示意剖视图。
漏极层(第一半导体层的一例)10是作为MOSFET的漏极发挥功能的层。漏极层10例如包含n+型的半导体材料。
漏极电极38设置于漏极层10之下，与漏极层10电连接。漏极电极38是作为MO SFET的漏极电极而发挥功能的电极。
漂移层12(第二半导体层)设置于漏极层10上。漂移层12是作为MOSFET的漂移层而发挥功能的层。漂移层12例如包含n-型的半导体材料。
图3是用于说明第一区域90及第二区域92的位置关系的图。漂移层12具有第一区域90及第二区域92。在图3中，作为多个第二区域92，示出了第二区域92a及第二区域92b。半导体装置(半导体芯片)的端部102与第二区域92a的距离d1比半导体装置(半导体芯片)的端部102与第一区域90的距离d2短。另外，第二区域92设置于比第一区域90靠半导体装置(半导体芯片)的端部102侧的位置。另外，第一区域90设置于第二区域92a与第二区域92b之间。另外，在图3中，与XY面平行的面内的第一区域90及第二区域92的形状为长方形。但是，与XY面平行的面内的第一区域90及第二区域92的形状当然并不限定于长方形。另外，C-C’截面(图1)设置于第二区域92a内，D-D’截面(图1、图3)设置于第二区域92b内，E-E’截面(图1、图3)设置于第一区域90内。
在与XY面内平行的面内，优选第一区域90比第二区域92大。但是，第一区域90也可以是与第二区域92相同的大小，也可以是第一区域90比第二区域92小。
第一基极区域(第一半导体区域的一例)14设置于漂移层12的第一区域90之上。第一基极区域14是作为MOSFET的基极发挥功能的区域。第一基极区域14是在对第一栅极电极56施加了电压的情况下形成沟道，而载流子能够在第一源极区域16与漏极层10之间流动的区域。第一基极区域14例如包含p型的半导体材料。
第一源极区域(第二半导体区域的一例)16设置于第一基极区域14之上。第一源极区域16是作为MOSFET的源极发挥功能的区域。在对第一栅极电极56施加了适当的电压的情况下，载流子在第一源极区域16与漏极层10之间流动。第一源极区域16例如包含n+型的半导体材料。源极焊盘70设置于第一源极区域16之上，与源极焊盘70电连接。在图2的(a)中示出了作为第一源极区域16的第一源极区域16a以及第一源极区域16b。
第一接触区域18设置于第一基极区域14之上。例如，第一接触区域18设置于第一源极区域16a与第一源极区域16b之间。第一接触区域18例如包含p+型的半导体材料。第一接触区域18是用于设置空穴导电度高的区域而不易发生雪崩击穿的区域。
第一沟槽50设置为从第一基极区域14之上到达漂移层12的第一区域90。在图2的(a)中，示出了作为第一沟槽50的第一沟槽50a以及第一沟槽50b。
第二绝缘膜52设置于第一沟槽50内。在图2的(a)中，示出了作为第二绝缘膜52的第二绝缘膜52a以及第二绝缘膜52b。第二绝缘膜52a设置于第一沟槽50a内，第二绝缘膜52b设置于第一沟槽50b内。
第一绝缘膜54设置于第一沟槽50内的第二绝缘膜52之上。在图2的(a)中，示出了作为第一绝缘膜54的第一绝缘膜54a及第一绝缘膜54b。第一绝缘膜54a设置于第一沟槽50a内的第二绝缘膜52a之上，第一绝缘膜54b设置于第一沟槽50b内的第二绝缘膜52b之上。
第一栅极电极56(第二电极的一例)隔着第一绝缘膜54与第一基极区域14对置地设置。而且，如后所述，第一栅极电极56与栅极焊盘80电连接。第一栅极电极56作为MOSFET的栅极发挥功能。在图2的(a)中，设置有作为第一栅极电极56的第一栅极电极56a及第一栅极电极56b。第一栅极电极56a设置于第一沟槽50a内。第一栅极电极56b设置于第一沟槽50b内。
第一场板电极(第四电极的一例)58隔着第二绝缘膜52而与漂移层12的第一区域90对置地设置于第一沟槽50内的第一栅极电极56之下。在图2的(a)中示出了作为第一场板电极58的第一场板电极58a及第一场板电极58b。第一场板电极58b隔着第二绝缘膜52b与漂移层12的第一区域90对置地设置。
第二基极区域(第三半导体区域的一例)24设置于漂移层12的第二区域92之上。第二基极区域24是作为MOSFET的基极发挥功能的区域。第二基极区域24是在对第二栅极电极66施加了电压的情况下形成沟道、而载流子能够在第二源极区域26与漏极层10之间流动的区域。第二基极区域24例如包含p型的半导体材料。
第二源极区域(第四半导体区域的一例)26设置于第二基极区域24之上。第二源极区域26是作为MOSFET的源极发挥功能的区域。在对第二栅极电极66施加了适当的电压的情况下，载流子在第二源极区域26与漏极层10之间流动。第二源极区域26例如包含n+型的半导体材料。源极焊盘70设置于第二源极区域26之上，与源极焊盘70电连接。在图2的(b)中示出了作为第二源极区域26的第二源极区域26a以及第二源极区域26b。
第二接触区域28设置于第二基极区域24上。例如，第二接触区域28设置于第二源极区域26a与第二源极区域26b之间。第二接触区域28例如包含p+型的半导体材料。第二接触区域28是用于设置空穴导电度高的区域而不易发生雪崩击穿的区域。
第二沟槽60被设置为从第二基极区域24之上到达漂移层12的第二区域92。在图2的(b)中，示出了作为第二沟槽60的第二沟槽60a以及第二沟槽60b。
第四绝缘膜62设置于第二沟槽60内。在图2的(b)中，示出了作为第四绝缘膜62的第四绝缘膜62a以及第四绝缘膜62b。第四绝缘膜62a设置于第二沟槽60a内，第四绝缘膜62b设置于第二沟槽60b内。
第三绝缘膜64设置于第二沟槽60内的第四绝缘膜62之上。在图2的(b)中，示出了作为第三绝缘膜64的第三绝缘膜64a以及第三绝缘膜64b。第三绝缘膜64a设置于第二沟槽60a内的第四绝缘膜62a之上，第三绝缘膜64b设置于第二沟槽60b内的第四绝缘膜62b之上。
第二栅极电极66(第五电极的一例)隔着第三绝缘膜64而与第二基极区域24对置地设置。而且，如后所述，第二栅极电极66与栅极焊盘80电连接。第二栅极电极66作为MOSFET的栅极发挥功能。在图2的(b)中，设置有作为第二栅极电极66的第二栅极电极66a及第二栅极电极66b。第二栅极电极66a设置于第二沟槽60a内。第二栅极电极66b设置于第二沟槽60b内。
第二场板电极(第六电极的一例)68隔着第四绝缘膜62而与漂移层12的第二区域92对置地设置于第二沟槽60内的第二栅极电极66之下。在图2的(b)中示出了作为第二场板电极68的第二场板电极68a以及第二场板电极68b。第二场板电极68b隔着第四绝缘膜62b而与漂移层12的第二区域92对置地设置。
换言之，在第一区域90内，以第一栅极电极56经由栅极焊盘80成为栅极电位、第一场板电极58经由源极焊盘70成为源极电位的方式连接。另一方面，在第二区域92内，以第二栅极电极66以及第二场板电极68经由栅极焊盘80成为栅极电位的方式连接。
图4是实施方式的半导体装置100的主要部分的示意剖视图。图4的(a)是实施方式的半导体装置100的C-C’截面(图1)的示意剖视图。图4的(b)是实施方式的半导体装置100的E-E’截面(图1、图3)的示意剖视图。图4的(c)是表示实施方式的半导体装置100的连接电极84附近的示意俯视图。另外，D-D’截面(图1、图3)的示意剖视图与C-C’截面的示意剖视图大致相同，因此省略。
源极焊盘70及栅极焊盘80隔着层间绝缘膜(第五绝缘膜的一个例子)94而设置于第一栅极电极56和第二栅极电极66之上。
例如，在第一区域90设置有分别沿X方向延伸的多个第一沟槽50。而且，在各个第一沟槽50内，第一栅极电极56以及第一场板电极58沿X方向延伸。
例如，在第二区域92分别设置有沿X方向延伸的多个第二沟槽60。而且，在各个第二沟槽内，第二栅极电极66、第二场板电极68分别沿X方向延伸。
第一栅极电极56及第二栅极电极66和栅极焊盘80经由连接电极84(第一连接电极以及第二连接电极的一个例子)而电连接。第一场板电极58和源极焊盘70经由连接电极72a(第四连接电极的一个例子)以及连接电极72b(第四连接电极的一个例子)而电连接。第二场板电极68和栅极焊盘80使用连接电极82a(第三连接电极的一例)及连接电极82b(第三连接电极的一例)而电连接。
连接电极72a、72b、82a、82b及84设置于层间绝缘膜94内。连接电极72a及72b例如包含源极焊盘70所包含的规定的第一导电材料，容易制造，因此优选。连接电极82a、82b及84例如包含栅极焊盘80所包含的规定的第二导电材料，容易制造，因此优选。
此外，连接电极84与漂移层12、第一基极区域14、第一源极区域16、第一接触区域18、第二基极区域24、第二源极区域26以及第二接触区域28并不电连接。而且，连接电极84将设置于多个第一沟槽50内的各个第一栅极电极56以及设置于多个第二沟槽60内的各个第二栅极电极66与栅极焊盘80电连接。
另外，连接电极72与漂移层12、第一基极区域14、第一源极区域16、第一接触区域18、第二基极区域24、第二源极区域26以及第二接触区域28并不电连接。而且，连接电极72将设置于多个第一沟槽50内的各个第一场板电极58与源极焊盘70电连接。
另外，连接电极82与漂移层12、第一基极区域14、第一源极区域16、第一接触区域18、第二基极区域24、第二源极区域26以及第二接触区域28并不电连接。而且，连接电极82将设置于多个第二沟槽60内的多个第二场板电极68与栅极焊盘80电连接。
在图1中，为了易于图示，连接电极72a、72b、82a、82b以及84分别被图示为在层间绝缘膜094中的单一的开口部形成。但是，例如连接电极84如图4的(c)所示那样，分别设置于多个第一栅极电极56的正上方的、设置于层间绝缘膜94内的接触孔。同样地，连接电极84分别设置于多个第二栅极电极66的正上方的、设置于层间绝缘膜94内的接触孔。连接电极72a以及72b以与连接电极84同样的方形态，分别设置于第一场板电极58的正上方的、设置于层间绝缘膜94内的接触孔。连接电极82a以及82b以与连接电极84同样的形态，分别设置于第二场板电极68的正上方的、设置于层间绝缘膜94内的接触孔。
此外，如图1所示，在从上方观察半导体装置100的情况下，在连接电极82a与连接电极84之间设置有源极焊盘70a的一部分。另外，在从上方观察半导体装置100的情况下，在连接电极82b与连接电极84之间设置有源极焊盘70b的一部分。
漏极层10、漂移层12、第一基极区域14、第一源极区域16、第一接触区域18、第二基极区域24、第二源极区域26以及第二接触区域28所用的半导体材料，例如是硅(Si)。但是，漏极层10、漂移层12、第一基极区域14、第一源极区域16、第一接触区域18、第二基极区域24、第二源极区域26以及第二接触区域28所用的半导体材料，例如也可以是碳化硅(SiC)、氮化镓(GaN)或者砷化镓(GaAs)等其他半导体材料。
在使用硅作为半导体材料的情况下，作为n型杂质，例如可以使用砷(As)、磷(P)或锑(Sb)，另外，作为p型杂质，例如可以使用B(硼)。
第一栅极电极56、第一场板电极58、第二栅极电极66、第二场板电极68包含含有杂质的多晶硅等导电材料。
第一绝缘膜54、第二绝缘膜52、第三绝缘膜64、第四绝缘膜62及层间绝缘膜94包含氧化硅或氮化硅(SiN)等绝缘材料。
源极焊盘70、栅极焊盘80、连接电极84、连接电极72a、连接电极72b、连接电极82a以及连接电极82b，例如包含铝(Al)、铜(Cu)等金属材料(规定的第一导电材料以及规定的第二导电材料的一例)。
另外，在上述金属材料与上述半导体材料、多晶硅等导电材料及绝缘材料之间，可以适当地设置有例如包含Ti(钛)、TiN(氮化钛)、Ta(钽)或TaN(氮化钽)等的势垒金属。
接着，记载实施方式的半导体装置100的作用效果。
图5是比较方式的半导体装置800的示意俯视图。图6是比较方式的半导体装置800的主要部分的示意剖视图。图6的(a)是比较方式的半导体装置800的A-A’截面(图5)的示意剖视图。图6的(b)是比较方式的半导体装置800的B-B’截面(图5)的示意剖视图。图7是比较方式的半导体装置800的主要部分的示意剖视图。图7是比较方式的半导体装置800的、与包含连接电极82a的YZ面平行的截面的示意剖视图。
在比较方式的半导体装置800中，并未如半导体装置100那样设置有第一区域90、第二区域92。第一栅极电极56经由连接电极82a或连接电极82b而与栅极焊盘80电连接。第一场板电极58经由连接电极72a、连接电极72b或连接电极72c而与源极焊盘70电连接。换言之，在比较方式的半导体装置800中，以第一栅极电极56经由栅极焊盘80成为栅极电位、第一场板电极58经由源极焊盘70成为源极电位的方式连接。
在MOSFET的栅极电极上连接有栅极驱动器等电路，发送出电信号。为了通过该电信号来控制MOSFET，优选栅极电阻Rg的值不产生偏差。因此，优选在产品出厂前检查中明确栅极焊盘80与第一栅极电极56的电连接不良。在此，栅极电阻Rg的值的测定优选在将形成于芯片上的MOSFET封装化后进行。但是，由于封装化耗费工夫，因此要求在封装化前能够容易地明确芯片上的MOSFET中的栅极焊盘80与第一栅极电极56的电连接不良。
关于这一点，通过测定MOSFET的耐压，能够明确栅极焊盘80与第一栅极电极56的电连接不良。MOSFET的耐压能够在芯片化之前的形成于晶片上的状态下进行测试，因此能够更容易地进行测定。但是，例如，如图7所示，第一栅极电极56与栅极焊盘80的电连接并不经由连接电极82a进行，由此即使实际上发生栅极焊盘80与第一栅极电极56的电连接不良，也通过设置于第一基极区域14与第一源极区域16之间的PN结部形成电场。因此，即使发生该连接不良，也具有一定程度的耐压，因此存在无法充分确认栅极焊盘80与第一栅极电极56的电连接不良的问题。
图8是说明实施方式的半导体装置100的作用效果的示意图。
实施方式的半导体装置100，在第二沟槽60内的第二栅极电极66之下，隔着第四绝缘膜62与第二区域92对置地设置，具备与栅极焊盘80电连接的第二场板电极68。这样，在第二区域92产生栅极焊盘80与第二场板电极68的连接不良而第二场板电极68成为浮置状态时，电场强度大幅下降，因此耐压变大。因此，通过测定耐压这一测定容易的方法，能够明确该连接不良。
上述的连接不良在芯片的外周部附近的地方容易发生。因此，通过将第二区域92设置于芯片的端部附近的位置，能够容易地发现该连接不良。因此，优选半导体芯片的端部102与第二区域92a的距离比半导体芯片的端部102与第一区域90的距离短。另外，在将第二区域92设置于芯片的端部这一意义上，优选设置多个第二区域92，并将第一区域90设置于多个第二区域92的(例如，第二区域92a与第二区域92b)之间。
在将场板电极设为栅极电位的情况与设为源极电位的情况之间，作为MOSFET的特性不同。因此，优选使第一区域90比第二区域92大，并使场板电极成为栅极电位的MOSFET的数量不太多。
在层间绝缘膜94内设置连接电极、并在利用该连接电极进行栅极焊盘80与第一栅极电极56的连接的情况下，上述的连接不良更容易发生。因此，在这样的情况下，优选应用实施方式的半导体装置。
根据实施方式的半导体装置100，能够提供可靠性高的半导体装置。
对本发明的几个实施方式及实施例进行了说明，但这些实施方式及实施例作为例子提示，无意限定的发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (6)

1.一种半导体装置，具备：
第一导电型的第一半导体层；
第一导电型的第二半导体层，设置于所述第一半导体层之上，具有第一区域及第二区域；
第二导电型的第一半导体区域，设置于所述第一区域之上；
第一导电型的第二半导体区域，设置于所述第一半导体区域之上；
第二电极，在从所述第一半导体区域之上到达所述第一区域的第一沟槽内，隔着第一绝缘膜而与所述第一半导体区域对置地设置，并与设置于所述第一半导体层之上的第一电极电连接；
第四电极，在所述第一沟槽内的所述第二电极之下，隔着第二绝缘膜而与所述第一区域对置地设置，并与设置于所述第二半导体区域之上且与与所述第二半导体区域电连接的第三电极电连接；
第二导电型的第三半导体区域，设置于所述第二区域之上；
第一导电型的第四半导体区域，设置于所述第三半导体区域之上；
第五电极，在从所述第三半导体区域之上到达所述第二区域的第二沟槽内，隔着第三绝缘膜而与所述第三半导体区域对置地设置，并与所述第一电极电连接；以及
第六电极，在所述第二沟槽内的所述第五电极之下，隔着第四绝缘膜而与所述第二区域对置地设置，并与所述第一电极电连接。
2.根据权利要求1所述的半导体装置，其中，
所述半导体装置为半导体芯片，
所述第二区域设置于比所述第一区域靠所述半导体芯片的端部侧。
3.根据权利要求2所述的半导体装置，其中，
具有多个所述第二区域，所述第一区域设置于多个所述第二区域之间。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
与所述第一半导体层及所述第二半导体层被层叠的方向垂直的面内的所述第一区域的大小，大于所述面内的所述第二区域的大小。
5.根据权利要求1至3中任一项所述的半导体装置，其中，
所述第一电极隔着第五绝缘膜设置于所述第二电极之上，
所述第一电极经由设置于所述第五绝缘膜内的第一连接电极而与所述第二电极电连接，
所述第一电极经由设置于所述第五绝缘膜内的第二连接电极而与所述第五电极电连接，
所述第一电极经由设置于所述第五绝缘膜内的第三连接电极而与所述第六电极电连接，
所述第三电极经由设置于所述第五绝缘膜内的第四连接电极而与所述第四电极电连接。
6.根据权利要求5所述的半导体装置，其中，
在从上方观察所述半导体装置的情况下，在所述第二连接电极与所述第三连接电极之间设置有所述第三电极。
CN202010817677.XA 2020-03-19 2020-08-14 半导体装置 Active CN113497150B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020050008A JP7297708B2 (ja) 2020-03-19 2020-03-19 半導体装置
JP2020-050008 2020-03-19

Publications (2)

Publication Number Publication Date
CN113497150A true CN113497150A (zh) 2021-10-12
CN113497150B CN113497150B (zh) 2024-04-26

Family

ID=77748308

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010817677.XA Active CN113497150B (zh) 2020-03-19 2020-08-14 半导体装置

Country Status (3)

Country Link
US (1) US11201240B2 (zh)
JP (1) JP7297708B2 (zh)
CN (1) CN113497150B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110266613A1 (en) * 2010-04-30 2011-11-03 Prasad Venkatraman Semiconductor component and method of manufacture
CN105206607A (zh) * 2014-06-14 2015-12-30 株式会社东芝 半导体装置及其制造方法
CN106531783A (zh) * 2015-09-11 2017-03-22 株式会社东芝 半导体装置
US20170222038A1 (en) * 2016-02-01 2017-08-03 Kabushiki Kaisha Toshiba Semiconductor device
CN109509785A (zh) * 2017-09-14 2019-03-22 株式会社东芝 半导体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006026943B4 (de) 2006-06-09 2011-01-05 Infineon Technologies Austria Ag Mittels Feldeffekt steuerbarer Trench-Transistor mit zwei Steuerelektroden
JP5444731B2 (ja) 2009-01-27 2014-03-19 トヨタ自動車株式会社 半導体装置とその検査方法
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
JP2011199109A (ja) 2010-03-23 2011-10-06 Renesas Electronics Corp パワーｍｏｓｆｅｔ
US10038089B2 (en) 2015-12-02 2018-07-31 HUNTECK SEMICONDUCTOR (SHANGHAI) CO., Ltd SGT MOSFET with adjustable CRSS and CISS
DE102015121563B4 (de) 2015-12-10 2023-03-02 Infineon Technologies Ag Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110266613A1 (en) * 2010-04-30 2011-11-03 Prasad Venkatraman Semiconductor component and method of manufacture
CN105206607A (zh) * 2014-06-14 2015-12-30 株式会社东芝 半导体装置及其制造方法
CN106531783A (zh) * 2015-09-11 2017-03-22 株式会社东芝 半导体装置
US20170222038A1 (en) * 2016-02-01 2017-08-03 Kabushiki Kaisha Toshiba Semiconductor device
CN109509785A (zh) * 2017-09-14 2019-03-22 株式会社东芝 半导体装置

Also Published As

Publication number Publication date
US20210296491A1 (en) 2021-09-23
JP7297708B2 (ja) 2023-06-26
JP2021150538A (ja) 2021-09-27
US11201240B2 (en) 2021-12-14
CN113497150B (zh) 2024-04-26

Similar Documents

Publication Publication Date Title
US10541327B2 (en) Semiconductor device comprising a trench structure
JP7207861B2 (ja) 静電放電保護構造を含む半導体デバイス
US9356017B1 (en) Switch circuit and semiconductor device
EP1513195A1 (en) Semiconductor device and its manufacturing method
EP2779246A2 (en) Method of forming a high electron mobility semiconductor device and structure therefor
US20220321118A1 (en) Semiconductor device
US20160133627A1 (en) Semiconductor Device
US10910361B2 (en) Semiconductor element and semiconductor device
US11398769B2 (en) Semiconductor device comprising switching elements and capacitors
KR20160110011A (ko) 반도체 장치 및 반도체 패키지
US10096531B2 (en) Semiconductor device with sensor potential in the active region
US10411126B2 (en) Semiconductor device having a first through contact structure in ohmic contact with the gate electrode
EP4333304A2 (en) Semiconductor device and inverter
CN113497150B (zh) 半导体装置
US9287377B2 (en) Semiconductor device and manufacturing method
US10727228B2 (en) Stacked integrated circuit
KR20210147069A (ko) 증가된 활성 영역을 갖는 트랜지스터 반도체 다이
US11923451B2 (en) Semiconductor device
US20230275069A1 (en) Semiconductor device and circuit device
US11677033B2 (en) Passive element on a semiconductor base body
US20210226053A1 (en) Semiconductor device
US20240038713A1 (en) Semiconductor chip and semiconductor device
US20230246002A1 (en) Semiconductor device and circuit device
US20240088250A1 (en) Semiconductor device
EP3748685A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant