JP2021150538A - 半導体装置 - Google Patents

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Abstract

【課題】信頼性の高い半導体装置を提供する。【解決手段】半導体装置において、第１半導体領域１４の上から第１領域９０に到達する第１トレンチ５０ａ、ｂ内に、第１絶縁膜５４ａ、ｂを介して第１半導体領域に対向して設けられ、第１半導体層１０の上に設けられた第１電極と電気的に接続された第２電極５６ａ、５６ｂと、第１トレンチ内の第２電極の下に、第２絶縁膜５２ａ、ｂを介して第１領域９０に対向して設けられ、第３電極７０と電気的に接続された第４電極５８ａｂ、と、第３半導体領域２４の上から第２領域９２に到達する第２トレンチ６０ａ、ｂ内に、第３絶縁膜６４ａ、ｂを介して第３半導体領域２４に対向して設けられた、第１電極と電気的に接続された第５電極６６ａ、ｂと、第２トレンチ内の第５電極の下に、第４絶縁膜６２ａ、６２ｂを介して第２領域に対向して設けられ、第１電極と電気的に接続された第６電極６８ａ、ｂと、を備える。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体チップを有する半導体装置は、電力変換等の用途に用いられる。上述の半導体装置が縦型のＭＯＳＦＥＴである場合、ゲート電極やソース電極は、例えばＭＯＳＦＥＴの上面に設けられたゲートメタルやソースメタルと接続されている。
特開２０１７−１３９２６２号公報
本発明が解決しようとする課題は、信頼性の高い半導体装置を提供することである。
実施形態の半導体装置は、第１導電型の第１半導体層と、第１半導体層の上に設けられた、第１領域及び第２領域を有する、第１導電型の第２半導体層と、第１領域の上に設けられた、第２導電型の第１半導体領域と、第１半導体領域の上に設けられた、第１導電型の第２半導体領域と、第１半導体領域の上から第１領域に到達する第１トレンチ内に、第１絶縁膜を介して第１半導体領域に対向して設けられ第２電極であって、第１半導体層の上に設けられた第１電極と電気的に接続された第２電極と、第１トレンチ内の第２電極の下に、第２絶縁膜を介して第１領域に対向して設けられた第４電極であって、第２半導体領域の上に設けられ第２半導体領域と電気的に接続された第３電極と電気的に接続された第４電極と、第２領域の上に設けられた、第２導電型の第３半導体領域と、第３半導体領域の上に設けられた、第１導電型の第４半導体領域と、第３半導体領域の上から第２領域に到達する第２トレンチ内に、第３絶縁膜を介して第３半導体領域に対向して設けられた第５電極であって、第１電極と電気的に接続された第５電極と、第２トレンチ内の第５電極の下に、第４絶縁膜を介して第２領域に対向して設けられた第６電極であって、第１電極と電気的に接続された第６電極と、を備える。
実施形態の半導体装置の模式上面図である。 実施形態の半導体装置の要部の模式断面図である。 実施形態の半導体装置の模式上面図である。 実施形態の半導体装置の要部の模式断面図である。 比較形態の半導体装置の模式上面図である。 比較形態の半導体装置の要部の模式断面図である。 比較形態の半導体装置の要部の模式断面図である。 実施形態の半導体装置の作用効果を説明する模式図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
以下の説明において、ｎ＋、ｎ、ｎ−および、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（実施形態）
実施形態の半導体装置は、第１導電型の第１半導体層と、第１半導体層の上に設けられた、第１領域及び第２領域を有する、第１導電型の第２半導体層と、第１領域の上に設けられた、第２導電型の第１半導体領域と、第１半導体領域の上に設けられた、第１導電型の第２半導体領域と、第１半導体領域の上から第１領域に到達する第１トレンチ内に、第１絶縁膜を介して第１半導体領域に対向して設けられ第２電極であって、第１半導体層の上に設けられた第１電極と電気的に接続された第２電極と、第１トレンチ内の第２電極の下に、第２絶縁膜を介して第１領域に対向して設けられた第４電極であって、第２半導体領域の上に設けられ第２半導体領域と電気的に接続された第３電極と電気的に接続された第４電極と、第２領域の上に設けられた、第２導電型の第３半導体領域と、第３半導体領域の上に設けられた、第１導電型の第４半導体領域と、第３半導体領域の上から第２領域に到達する第２トレンチ内に、第３絶縁膜を介して第３半導体領域に対向して設けられた第５電極であって、第１電極と電気的に接続された第５電極と、第２トレンチ内の第５電極の下に、第４絶縁膜を介して第２領域に対向して設けられた第６電極であって、第１電極と電気的に接続された第６電極と、を備える。
図１は、実施形態の半導体装置１００の模式上面図である。半導体装置１００は、縦型のＭＯＳＦＥＴである。
ここで、Ｘ方向と、Ｘ方向に対して垂直に交差するＹ方向と、Ｘ方向及びＹ方向に垂直に交差するＺ方向を定義する。半導体装置１００は、図１又は図３に示すような、チップ面がＸＹ面に対して平行な、半導体チップである。例えば、ＸＹ面に対して平行な面内における、かかる半導体チップの形状は、図１又は図３に示すように、正方形である。しかし、ＸＹ面に対して平行な面内における、かかる半導体チップの形状は、勿論正方形に限定されるものではない。また、ＸＹ面は、後述するドレイン層１０及びドリフト層１２が積層された方向に垂直な面である。
図１には、半導体装置１００の上面に設けられた、ソースパッド（第３電極の一例）７０及びゲートパッド（第１電極の一例）８０が示されている。ゲートパッド８０は、図１の上方及び下方において、Ｘ方向に延伸している部分８０ａ及び８０ｂを有する。また、ゲートパッド８０は、Ｙ方向に延伸している部分８０ｃを有する。そして、かかる部分８０ｃの両端は、それぞれ、部分８０ａ及び８０ｂと接続されている。また、図１には、ソースパッド７０として、ソースパッド７０ａ及びソースパッド７０ｂが示されている。図１において、ソースパッド７０ａ及びソースパッド７０ｂは、部分８０ｃをはさむように設けられている。言い換えると、部分８０ｃは、ソースパッド７０ａ及びソースパッド７０ｂの間に設けられている。ただし、ソースパッド７０及びゲートパッド８０の形状は、図１に示したものに限定されない。
図２は、実施形態の半導体装置１００の要部の模式断面図である。図３は、実施形態の半導体装置１００の模式上面図である。
図２（ａ）は、実施形態の半導体装置１００の、ＹＺ面内に平行な面内における、第１領域９０及びその近傍の模式断面図である。図２（ｂ）は、実施形態の半導体装置１００の、ＹＺ面内に平行な面内における、第２領域９２及びその近傍の要部の模式断面図である。
ドレイン層（第１半導体層の一例）１０は、ＭＯＳＦＥＴのドレインとして機能する層である。ドレイン層１０は、例えば、ｎ＋型の半導体材料を含む。
ドレイン電極３８は、ドレイン層１０の下に設けられ、ドレイン層１０と電気的に接続されている。ドレイン電極３８は、ＭＯＳＦＥＴのドレイン電極として機能する電極である。
ドリフト層１２（第２半導体層）は、ドレイン層１０の上に設けられている。ドリフト層１２は、ＭＯＳＦＥＴのドリフト層として機能する層である。ドリフト層１２は、例えば、ｎ−型の半導体材料を含む。
図３は、第１領域９０及び第２領域９２の位置関係を説明するための図である。ドリフト層１２は、第１領域９０及び第２領域９２を有している。図３には、複数の第２領域９２として、第２領域９２ａ及び第２領域９２ｂが示されている。半導体装置（半導体チップ）の端部１０２と第２領域９２ａの距離ｄ１は、半導体装置（半導体チップ）の端部１０２と第１領域９０の距離ｄ２より短い。また、第２領域９２は第１領域９０よりも半導体装置（半導体チップ）の端部１０２側に設けられている。また、第１領域９０は、第２領域９２ａと第２領域９２ｂの間に設けられている。なお、図３において、ＸＹ面に平行な面内における第１領域９０及び第２領域９２の形状は、長方形である。しかし、ＸＹ面に平行な面内における第１領域９０及び第２領域９２の形状は、勿論長方形に限定されるものではない。また、Ｃ−Ｃ’断面（図１）は第２領域９２ａ内に、Ｄ−Ｄ’断面（図１、図３）は第２領域９２ｂ内に、Ｅ−Ｅ’断面（図１、図３）は第１領域９０内に設けられている。
ＸＹ面内に平行な面内において、第１領域９０は第２領域９２より大きいことが好ましい。ただし、第１領域９０は第２領域９２と同じ大きさであってもかまわないし、第１領域９０は第２領域９２より小さくてもかまわない。
第１ベース領域（第１半導体領域の一例）１４は、ドリフト層１２の第１領域９０の上に設けられている。第１ベース領域１４は、ＭＯＳＦＥＴのベースとして機能する領域である。第１ベース領域１４は、第１ゲート電極５６に電圧が印加された場合にチャネルを形成し、第１ソース領域１６とドレイン層１０の間にキャリアが流れることを可能とする領域である。第１ベース領域１４は、例えば、ｐ型の半導体材料を含む。
第１ソース領域（第２半導体領域の一例）１６は、第１ベース領域１４の上に設けられている。第１ソース領域１６は、ＭＯＳＦＥＴのソースとして機能する領域である。第１ゲート電極５６に適切な電圧が印加された場合に、第１ソース領域１６とドレイン層１０の間にキャリアが流れる。第１ソース領域１６は、例えば、ｎ＋型の半導体材料を含む。ソースパッド７０は第１ソース領域１６の上に設けられ、ソースパッド７０と電気的に接続されている。図２（ａ）には、第１ソース領域１６としての、第１ソース領域１６ａ及び第１ソース領域１６ｂが示されている。
第１コンタクト領域１８は、第１ベース領域１４の上に設けられている。例えば、第１コンタクト領域１８は、第１ソース領域１６ａと第１ソース領域１６ｂの間に設けられている。第１コンタクト領域１８は、例えば、ｐ＋型の半導体材料を含む。第１コンタクト領域１８は、ホール導電度の高い領域を設けてアバランシェ降伏を発生しにくくするためのものである。
第１トレンチ５０は、第１ベース領域１４の上からドリフト層１２の第１領域９０に到達するように設けられている。図２（ａ）では、第１トレンチ５０としての、第１トレンチ５０ａ及び第１トレンチ５０ｂが示されている。
第２絶縁膜５２は、第１トレンチ５０内に設けられている。図２（ａ）では、第２絶縁膜５２としての、第２絶縁膜５２ａ及び第２絶縁膜５２ｂが示されている。第２絶縁膜５２ａは第１トレンチ５０ａ内に設けられ、第２絶縁膜５２ｂは第１トレンチ５０ｂ内に設けられている。
第１絶縁膜５４は、第１トレンチ５０内の、第２絶縁膜５２の上に設けられている。図２（ａ）では、第１絶縁膜５４としての、第１絶縁膜５４ａ及び第１絶縁膜５４ｂが示されている。第１絶縁膜５４ａは第１トレンチ５０ａ内の第２絶縁膜５２ａの上に設けられ、第１絶縁膜５４ｂは第１トレンチ５０ｂ内の第２絶縁膜５２ｂの上に設けられている。
第１ゲート電極５６（第２電極の一例）は、第１絶縁膜５４を介して第１ベース領域１４に対向して設けられている。そして、後述するように、第１ゲート電極５６は、ゲートパッド８０と電気的に接続されている。第１ゲート電極５６は、ＭＯＳＦＥＴのゲートとして機能する。図２（ａ）には、第１ゲート電極５６としての、第１ゲート電極５６ａ及び第１ゲート電極５６ｂが設けられている。第１ゲート電極５６ａは第１トレンチ５０ａ内に設けられている。第１ゲート電極５６ｂは第１トレンチ５０ｂ内に設けられている。
第１フィールドプレート電極（第４電極の一例）５８は、第１トレンチ５０内の第１ゲート電極５６の下に、第２絶縁膜５２を介してドリフト層１２の第１領域９０に対向して設けられている。図２（ａ）には、第１フィールドプレート電極５８としての、第１フィールドプレート電極５８ａ及び第１フィールドプレート電極５８ｂが示されている。第１フィールドプレート電極５８ｂは、第２絶縁膜５２ｂを介してドリフト層１２の第１領域９０に対向して設けられている。
第２ベース領域（第３半導体領域の一例）２４は、ドリフト層１２の第２領域９２の上に設けられている。第２ベース領域２４は、ＭＯＳＦＥＴのベースとして機能する領域である。第２ベース領域２４は、第２ゲート電極６６に電圧が印加された場合にチャネルを形成し、第２ソース領域２６とドレイン層１０との間にキャリアが流れることを可能とする領域である。第２ベース領域２４は、例えば、ｐ型の半導体材料を含む。
第２ソース領域（第４半導体領域の一例）２６は、第２ベース領域２４の上に設けられている。第２ソース領域２６は、ＭＯＳＦＥＴのソースとして機能する領域である。第２ゲート電極６６に適切な電圧が印加された場合に、第２ソース領域２６とドレイン層１０の間にキャリアが流れる。第２ソース領域２６は、例えば、ｎ＋型の半導体材料を含む。ソースパッド７０は第２ソース領域２６の上に設けられ、ソースパッド７０と電気的に接続されている。図２（ｂ）には、第２ソース領域２６としての、第２ソース領域２６ａ及び第２ソース領域２６ｂが示されている。
第２コンタクト領域２８は、第２ベース領域２４の上に設けられている。例えば、第２コンタクト領域２８は、第２ソース領域２６ａと第２ソース領域２６ｂの間に設けられている。第２コンタクト領域２８は、例えば、ｐ＋型の半導体材料を含む。第２コンタクト領域２８は、ホール導電度の高い領域を設けてアバランシェ降伏を発生しにくくするためのものである。
第２トレンチ６０は、第２ベース領域２４の上からドリフト層１２の第２領域９２に到達するように設けられている。図２（ｂ）では、第２トレンチ６０としての、第２トレンチ６０ａ及び第２トレンチ６０ｂが示されている。
第４絶縁膜６２は、第２トレンチ６０内に設けられている。図２（ｂ）では、第４絶縁膜６２としての、第４絶縁膜６２ａ及び第４絶縁膜６２ｂが示されている。第４絶縁膜６２ａは第２トレンチ６０ａ内に設けられ、第４絶縁膜６２ｂは第２トレンチ６０ｂ内に設けられている。
第３絶縁膜６４は、第２トレンチ６０内の、第４絶縁膜６２の上に設けられている。図２（ｂ）では、第３絶縁膜６４としての、第３絶縁膜６４ａ及び第３絶縁膜６４ｂが示されている。第３絶縁膜６４ａは第２トレンチ６０ａ内の第４絶縁膜６２ａの上に設けられ、第３絶縁膜６４ｂは第２トレンチ６０ｂ内の第４絶縁膜６２ｂの上に設けられている。
第２ゲート電極６６（第５電極の一例）は、第３絶縁膜６４を介して第２ベース領域２４に対向して設けられている。そして、後述するように、第２ゲート電極６６は、ゲートパッド８０と電気的に接続されている。第２ゲート電極６６は、ＭＯＳＦＥＴのゲートとして機能する。図２（ｂ）には、第２ゲート電極６６としての、第２ゲート電極６６ａ及び第２ゲート電極６６ｂが設けられている。第２ゲート電極６６ａは第２トレンチ６０ａ内に設けられている。第２ゲート電極６６ｂは第２トレンチ６０ｂ内に設けられている。
第２フィールドプレート電極（第６電極の一例）６８は、第２トレンチ６０内の第２ゲート電極６６の下に、第４絶縁膜６２を介してドリフト層１２の第２領域９２に対向して設けられている。図２（ｂ）には、第２フィールドプレート電極６８としての、第２フィールドプレート電極６８ａ及び第２フィールドプレート電極６８ｂが示されている。第２フィールドプレート電極６８ｂは、第４絶縁膜６２ｂを介してドリフト層１２の第２領域９２に対向して設けられている。
言い換えると、第１領域９０内においては、第１ゲート電極５６はゲートパッド８０を介してゲート電位となり、第１フィールドプレート電極５８はソースパッド７０を介してソース電位となるように接続される。一方、第２領域９２内においては、第２ゲート電極６６及び第２フィールドプレート電極６８はゲートパッド８０を介してゲート電位となるように接続される。
図４は、実施形態の半導体装置１００の要部の模式断面図である。図４（ａ）は、実施形態の半導体装置１００の、Ｃ−Ｃ’断面（図１）の模式断面図である。図４（ｂ）は、実施形態の半導体装置１００の、Ｅ−Ｅ’断面（図１、図３）の模式断面図である。図４（ｃ）は、実施形態の半導体装置１００の、接続電極８４付近を示した模式上面図である。なお、Ｄ−Ｄ’断面（図１、図３）の模式断面図は、Ｃ−Ｃ’断面の模式断面図とほぼ同様であるため省略する。
ソースパッド７０及びゲートパッド８０は、第１ゲート電極５６及び第２ゲート電極６６の上に、層間絶縁膜（第５絶縁膜の一例）９４を介して設けられている。
例えば、第１領域９０には、それぞれＸ方向に延伸する複数の第１トレンチ５０が設けられている。そして、それぞれの第１トレンチ５０内において、第１ゲート電極５６及び第１フィールドプレート電極５８はＸ方向に延伸している。
例えば、第２領域９２には、それぞれＸ方向に延伸する、複数の第２トレンチ６０が設けられている。そして、それぞれの第２トレンチ内において、第２ゲート電極６６、第２フィールドプレート電極６８は、それぞれ、Ｘ方向に延伸している。
第１ゲート電極５６及び第２ゲート電極６６は、ゲートパッド８０と、接続電極８４（第１接続電極及び第２接続電極の一例）を介して電気的に接続されている。第１フィールドプレート電極５８は、ソースパッド７０と接続電極７２ａ（第４接続電極の一例）及び接続電極７２ｂ（第４接続電極の一例）を介して電気的に接続されている。第２フィールドプレート電極６８は、ゲートパッド８０と、接続電極８２ａ（第３接続電極の一例）及び接続電極８２ｂ（第３接続電極の一例）を用いて電気的に接続されている。
接続電極７２ａ、７２ｂ、８２ａ、８２ｂ及び８４は、層間絶縁膜９４内に設けられている。接続電極７２ａ及び７２ｂは、例えば、ソースパッド７０に含まれている所定の第１導電材料を含むことが、製造が容易であるため好ましい。接続電極８２ａ、８２ｂ及び８４は、例えば、ゲートパッド８０に含まれている所定の第２導電材料を含むことが、製造が容易であるため好ましい。
なお、接続電極８４は、ドリフト層１２、第１ベース領域１４、第１ソース領域１６、第１コンタクト領域１８、第２ベース領域２４、第２ソース領域２６及び第２コンタクト領域２８とは、電気的に接続されていない。そして、接続電極８４は、複数の第１トレンチ５０内に設けられたそれぞれの第１ゲート電極５６及び複数の第２トレンチ６０内に設けられたそれぞれの第２ゲート電極６６と、ゲートパッド８０を、電気的に接続している。
また、接続電極７２は、ドリフト層１２、第１ベース領域１４、第１ソース領域１６、第１コンタクト領域１８、第２ベース領域２４、第２ソース領域２６及び第２コンタクト領域２８とは、電気的に接続されていない。そして、接続電極７２は、複数の第１トレンチ５０内に設けられたそれぞれの第１フィールドプレート電極５８とソースパッド７０を、電気的に接続している。
また、接続電極８２は、ドリフト層１２、第１ベース領域１４、第１ソース領域１６、第１コンタクト領域１８、第２ベース領域２４、第２ソース領域２６及び第２コンタクト領域２８とは、電気的に接続されていない。そして、接続電極８２は、複数の第２トレンチ６０内に設けられている複数の第２フィールドプレート電極６８とゲートパッド８０を、電気的に接続している。
図１においては、接続電極７２ａ、７２ｂ、８２ａ、８２ｂ及び８４は、図示を容易にするために、それぞれ、層間絶縁膜０９４中の単一の開口部に形成されているかのように図示されている。しかし、例えば接続電極８４は、図４（ｃ）に図示されるように、複数の第１ゲート電極５６の直上の、層間絶縁膜９４内に設けられたコンタクトホールに、それぞれ設けられている。同様に、接続電極８４は、複数の第２ゲート電極６６の直上の、層間絶縁膜９４内に設けられたコンタクトホールに、それぞれ設けられている。接続電極７２ａ及び７２ｂは、接続電極８４と同様の態様で、第１フィールドプレート電極５８の直上の、層間絶縁膜９４内に設けられたコンタクトホールに、それぞれ設けられている。接続電極８２ａ及び８２ｂは、接続電極８４と同様の態様で、第２フィールドプレート電極６８の直上の、層間絶縁膜９４内に設けられたコンタクトホールに、それぞれ設けられている。
なお、図１に示すように、半導体装置１００を上から見た場合において、接続電極８２ａと接続電極８４の間に、ソースパッド７０ａの一部が設けられている。また、半導体装置１００を上から見た場合において、接続電極８２ｂと接続電極８４の間に、ソースパッド７０ｂの一部が設けられている。
ドレイン層１０、ドリフト層１２、第１ベース領域１４、第１ソース領域１６、第１コンタクト領域１８、第２ベース領域２４、第２ソース領域２６及び第２コンタクト領域２８に用いられる半導体材料は、例えばシリコン（Ｓｉ）である。しかし、ドレイン層１０、ドリフト層１２、第１ベース領域１４、第１ソース領域１６、第１コンタクト領域１８、第２ベース領域２４、第２ソース領域２６及び第２コンタクト領域２８に用いられる半導体材料は、例えば炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）又はヒ化ガリウム（ＧａＡｓ）等の他の半導体材料であってもかまわない。
半導体材料としてシリコンが用いられる場合、ｎ型不純物としては例えばヒ素（Ａｓ）、リン（Ｐ）又はアンチモン（Ｓｂ）を、またｐ型不純物としては例えばＢ（ホウ素）を、それぞれ用いることができる。
第１ゲート電極５６、第１フィールドプレート電極５８、第２ゲート電極６６、第２フィールドプレート電極６８は、不純物を含むポリシリコン等の導電材料を含む。
第１絶縁膜５４、第２絶縁膜５２、第３絶縁膜６４、第４絶縁膜６２及び層間絶縁膜９４は、酸化シリコン又は窒化シリコン（ＳｉＮ）等の絶縁材料を含む。
ソースパッド７０、ゲートパッド８０、接続電極８４、接続電極７２ａ、接続電極７２ｂ、接続電極８２ａ及び接続電極８２ｂは、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属材料（所定の第１導電材料及び所定の第２導電材料の一例）を含む。
なお、上述の金属材料と、上述の半導体材料、ポリシリコン等の導電材料および絶縁材料の間には、適宜、例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）、Ｔａ（タンタル）又はＴａＮ（窒化タンタル）等を含むバリアメタルが設けられていてもかまわない。
次に、実施形態の半導体装置１００の作用効果を記載する。
図５は、比較形態の半導体装置８００の模式上面図である。図６は、比較形態の半導体装置８００の要部の模式断面図である。図６（ａ）は、比較形態の半導体装置８００の、Ａ−Ａ’断面（図５）の模式断面図である。図６（ｂ）は、比較形態の半導体装置８００の、Ｂ−Ｂ’断面（図５）の模式断面図である。図７は、比較形態の半導体装置８００の要部の模式断面図である。図７は、比較形態の半導体装置８００の、接続電極８２ａを含むＹＺ面に平行な断面における模式断面図である。
比較形態の半導体装置８００においては、半導体装置１００のように第１領域９０や第２領域９２は設けられていない。第１ゲート電極５６は、接続電極８２ａ又は接続電極８２ｂを介してゲートパッド８０に電気的に接続されている。第１フィールドプレート電極５８は、接続電極７２ａ、接続電極７２ｂ又は接続電極７２ｃを介してソースパッド７０に電気的に接続されている。言い換えると、比較形態の半導体装置８００においては、第１ゲート電極５６はゲートパッド８０を介してゲート電位となり、第１フィールドプレート電極５８はソースパッド７０を介してソース電位となるように接続される。
ＭＯＳＦＥＴのゲート電極にはゲートドライバ等の電気回路が接続され、電気信号が送られる。かかる電気信号によりＭＯＳＦＥＴを制御するためには、ゲート抵抗Ｒｇの値にばらつきが生じないことが好ましい。そのためには、ゲートパッド８０と第１ゲート電極５６の電気的接続不良を、製品出荷前検査において明らかにすることが好ましい。ここで、ゲート抵抗Ｒｇの値の測定は、チップ上に形成されたＭＯＳＦＥＴをパッケージ化した後に行うことが望ましい。しかしパッケージ化に手間がかかるため、チップ上のＭＯＳＦＥＴにおけるゲートパッド８０と第１ゲート電極５６の電気的接続不良を、パッケージ化前に容易に明らかに出来ることが求められていた。
この点、ＭＯＳＦＥＴの耐圧を測定することにより、ゲートパッド８０と第１ゲート電極５６の電気的接続不良を明らかにすることが出来る。ＭＯＳＦＥＴの耐圧は、チップ化する前のウェハ上に形成された状態でテストすることが出来るため、より容易に測定することが出来る。しかし、例えば、図７に示すように、第１ゲート電極５６とゲートパッド８０の電気的接続が、接続電極８２ａを介して行われていないことにより、ゲートパッド８０と第１ゲート電極５６の電気的接続不良が実際に起こっていても、第１ベース領域１４と第１ソース領域１６の間に設けられたＰＮ接合部により電界が形成される。そのために、かかる接続不良が発生していてもある程度の耐圧を有してしまうため、十分にゲートパッド８０と第１ゲート電極５６の電気的接続不良を確認することができないという問題があった。
図８は、実施形態の半導体装置１００の作用効果を説明する模式図である。
実施形態の半導体装置１００は、第２トレンチ６０内の第２ゲート電極６６の下に、第４絶縁膜６２を介して第２領域９２に対向して設けられ、ゲートパッド８０と電気的に接続された第２フィールドプレート電極６８を備える。このようにすると、第２領域９２においては、ゲートパッド８０と第２フィールドプレート電極６８の接続不良が発生して第２フィールドプレート電極６８がフローティング状態になったときに、電界強度が大きく下がるために耐圧が大きく下がる。そのため、耐圧を測定するという測定容易な方法で、かかる接続不良を明らかにすることができる。
上述の接続不良は、チップの外周部に近いところで発生しやすい。そこで、第２領域９２を、チップの端部に近い場所に設けることにより、かかる接続不良を容易に発見することが出来る。そのため、半導体チップの端部１０２と第２領域９２ａの距離は、半導体チップの端部１０２と第１領域９０の距離より短いことが好ましい。また、第２領域９２をチップの端部に設けるという意味で、第２領域９２を複数設けて、第１領域９０を複数の第２領域９２（例えば、第２領域９２ａと第２領域９２ｂ）の間に設けることが好ましい。
フィールドプレート電極をゲート電位にする場合とソース電位にする場合で、ＭＯＳＦＥＴとしての特性は異なる。そこで、第１領域９０を第２領域９２よりも大きくして、フィールドプレート電極がゲート電位にされたＭＯＳＦＥＴの数をあまり多くしないことが好ましい。
上述の接続不良は、層間絶縁膜９４内に接続電極を設け、ゲートパッド８０と第１ゲート電極５６の接続を、かかる接続電極により行う場合に、さらにおこりやすくなる。従って、このような場合に、実施形態の半導体装置を適用することが好ましい。
実施形態の半導体装置１００によれば、信頼性の高い半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ドレイン層（第１半導体層）
１２ ドリフト層（第２半導体層）
１４ 第１ベース領域（第１半導体領域）
１６ 第１ソース領域（第２半導体領域）
１８ 第１コンタクト領域
２４ 第２ベース領域（第３半導体領域）
２６ 第２ソース領域（第４半導体領域）
２８ 第２コンタクト領域
３８ ドレイン電極（第６電極）
５０ 第１トレンチ
５２ 第２絶縁膜
５４ 第１絶縁膜
５６ 第１ゲート電極（第２電極）
５８ 第１フィールドプレート電極（第４電極）
６０ 第２トレンチ
６２ 第４絶縁膜
６４ 第３絶縁膜
６６ 第２ゲート電極（第５電極）
６８ 第２フィールドプレート電極（第６電極）
７０ ソースパッド（第３電極）
７２ａ 接続電極（第４接続電極）
７２ｂ 接続電極（第４接続電極）
８０ ゲートパッド（第１電極）
８２ａ 接続電極（第３接続電極）
８２ｂ 接続電極（第３接続電極）
８４ 接続電極（第１接続電極、第２接続電極）
９０ 第１領域
９２ 第２領域
９４ 第５絶縁膜
１００ 半導体装置
１０２ 半導体チップの端部

Claims (6)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層の上に設けられた、第１領域及び第２領域を有する、第１導電型の第２半導体層と、
    前記第１領域の上に設けられた、第２導電型の第１半導体領域と、
    前記第１半導体領域の上に設けられた、第１導電型の第２半導体領域と、
    前記第１半導体領域の上から前記第１領域に到達する第１トレンチ内に、第１絶縁膜を介して前記第１半導体領域に対向して設けられ第２電極であって、前記第１半導体層の上に設けられた第１電極と電気的に接続された第２電極と、
    前記第１トレンチ内の前記第２電極の下に、第２絶縁膜を介して前記第１領域に対向して設けられた第４電極であって、前記第２半導体領域の上に設けられ前記第２半導体領域と電気的に接続された第３電極と電気的に接続された第４電極と、
    前記第２領域の上に設けられた、第２導電型の第３半導体領域と、
    前記第３半導体領域の上に設けられた、第１導電型の第４半導体領域と、
    前記第３半導体領域の上から前記第２領域に到達する第２トレンチ内に、第３絶縁膜を介して前記第３半導体領域に対向して設けられた第５電極であって、前記第１電極と電気的に接続された第５電極と、
    前記第２トレンチ内の前記第５電極の下に、第４絶縁膜を介して前記第２領域に対向して設けられた第６電極であって、前記第１電極と電気的に接続された第６電極と、
    を備える半導体装置。
  2. 前記半導体装置は半導体チップであり、
    前記第２領域は前記第１領域よりも前記半導体チップの端部側に設けられている請求項１記載の半導体装置。
  3. 複数の前記第２領域を有し、前記第１領域は複数の前記第２領域の間に設けられている請求項２記載の半導体装置。
  4. 前記第１半導体層及び前記第２半導体層が積層された方向に垂直な面内における前記第１領域の大きさは、前記面内における前記第２領域の大きさよりも大きい請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記第１電極は、前記第２電極の上に第５絶縁膜を介して設けられており、
    前記第１電極は、前記第５絶縁膜内に設けられた第１接続電極を介して前記第２電極と電気的に接続されており、
    前記第１電極は、前記第５絶縁膜内に設けられた第２接続電極を介して前記第５電極と電気的に接続されており、
    前記第１電極は、前記第５絶縁膜内に設けられた第３接続電極を介して前記第６電極と電気的に接続されており、
    前記第３電極は、前記第５絶縁膜内に設けられた第４接続電極を介して前記第４電極と電気的に接続されている請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記半導体装置を上から見た場合において、前記第２接続電極と前記第３接続電極の間に前記第３電極が設けられている請求項５記載の半導体装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070296029A1 (en) * 2006-06-09 2007-12-27 Infineon Technologies Austria Ag Integratred circuit including a trench transistor having two control electrodes
US20110266613A1 (en) * 2010-04-30 2011-11-03 Prasad Venkatraman Semiconductor component and method of manufacture
US20170162689A1 (en) * 2015-12-02 2017-06-08 Jun Hu Sgt mosfet with adjustable crss and ciss
US20170170286A1 (en) * 2015-12-10 2017-06-15 Infineon Technologies Ag Semiconductor devices and a method for forming a semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5444731B2 (ja) 2009-01-27 2014-03-19 トヨタ自動車株式会社 半導体装置とその検査方法
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
JP2011199109A (ja) 2010-03-23 2011-10-06 Renesas Electronics Corp パワーｍｏｓｆｅｔ
JP2016004847A (ja) * 2014-06-14 2016-01-12 株式会社東芝 半導体装置及びその製造方法
JP6400545B2 (ja) * 2015-09-11 2018-10-03 株式会社東芝 半導体装置
JP6378220B2 (ja) 2016-02-01 2018-08-22 株式会社東芝 半導体装置
JP6862321B2 (ja) * 2017-09-14 2021-04-21 株式会社東芝 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070296029A1 (en) * 2006-06-09 2007-12-27 Infineon Technologies Austria Ag Integratred circuit including a trench transistor having two control electrodes
US20110266613A1 (en) * 2010-04-30 2011-11-03 Prasad Venkatraman Semiconductor component and method of manufacture
US20170162689A1 (en) * 2015-12-02 2017-06-08 Jun Hu Sgt mosfet with adjustable crss and ciss
US20170170286A1 (en) * 2015-12-10 2017-06-15 Infineon Technologies Ag Semiconductor devices and a method for forming a semiconductor device

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