CN102130169A - 具有屏蔽栅的功率mos器件结构及其制备方法 - Google Patents

具有屏蔽栅的功率mos器件结构及其制备方法 Download PDF

Info

Publication number
CN102130169A
CN102130169A CN2010100273142A CN201010027314A CN102130169A CN 102130169 A CN102130169 A CN 102130169A CN 2010100273142 A CN2010100273142 A CN 2010100273142A CN 201010027314 A CN201010027314 A CN 201010027314A CN 102130169 A CN102130169 A CN 102130169A
Authority
CN
China
Prior art keywords
region
power mos
oxide semiconductor
metal oxide
ion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010100273142A
Other languages
English (en)
Other versions
CN102130169B (zh
Inventor
金勤海
缪进征
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN 201010027314 priority Critical patent/CN102130169B/zh
Publication of CN102130169A publication Critical patent/CN102130169A/zh
Application granted granted Critical
Publication of CN102130169B publication Critical patent/CN102130169B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种具有屏蔽栅的功率MOS器件结构，为在沟槽底部下方外延层内有底部离子注入区，所述底部离子注入区的掺杂类型与体区相同，掺杂浓度比所述外延层的掺杂浓度要高，且所述底部离子注入区与源极形成电连接。本发明的具有屏蔽栅的功率MOS器件结构，在带屏蔽栅结构的基础上对栅漏电容进一步有效降低，同时又增加了源漏击穿电压(也可称降低通态电阻)。本发明还公开了一种具有屏蔽栅的功率MOS器件的制备方法。

Description

具有屏蔽栅的功率MOS器件结构及其制备方法
技术领域
本发明涉及一种功率MOS器件，具体涉及一种具有屏蔽栅的功率MOS器件。本发明还涉及一种具有屏蔽栅的功率MOS器件的制备方法。
背景技术
在半导体功率器件领域中，现有的比较先进的带有屏蔽栅结构的功率MOSFET(MOS晶体管)，与传统不带屏蔽栅结构的沟槽MOSFET相比，会带来栅漏电容的大幅度减少和击穿电压的大幅度增加，从使器件具有更低的功耗和开关速度。带有屏蔽栅结构的沟槽MOSFET具有的优良性能使其在应用中具有很大优势。对这种结构改进能使栅漏电容进一步降低，截止时耐击穿电压进一步提高。
发明内容
本发明所要解决的技术问题是提供一种具有屏蔽栅的功率MOS器件，它可以优化器件的性能。
为解决上述技术问题，本发明具有屏蔽栅的功率MOS器件，在沟槽底部有底部离子注入区，所述底部离子注入区的掺杂类型与体区相同，掺杂浓度比漂移区(即外延层)高，底部离子注入区位于漂移区内，且所述底部离子注入区与源极形成电连接。
本发明还提供一种具有屏蔽栅的功率MOS器件的制备方法，其包括：先对硅衬底进行深阱注入，而在深阱注入前的光刻工艺中，去除预设接触注入区的位置处的光刻胶，而后进行深阱的注入；在刻蚀硅衬底形成沟槽之后，进行离子注入在沟槽底部下方的漂移区之内形成底部离子注入区，所注入离子的导电类型与体区的导电类型相同，掺杂浓度比所述漂移区的掺杂浓度要高；之后先采用光刻工艺定义出接触注入区的图形，而后再次进行相同掺杂类型的离子注入，在位于深阱上的部分沟槽内壁的表面和硅平面的表面形成接触注入区，所述接触注入区用于后续工艺中通过接触孔工艺将所述底部离子注入区和源区进行电连接；而在后面源区的注入，采用光刻胶保护接触注入区位置处的硅表面。
本发明的具有屏蔽栅的功率MOS器件，在原有结构的基础上，增加沟槽底部离子注入区，为中等浓度的杂质扩散区，而后用高浓度沟槽浅表杂质扩散区(即接触注入区)连接底部离子注入区和源区。同时在底部离子注入区之后，在源区的注入制备中将部分用于连接底部离子注入区的区域加以定义，用于防止早期穿通和寄生管效应影响。本发明的功率MOS器件，底部离子注入区与外延层里的载流子相互耗尽，底部离子注入区与源区电连接使得截止时载流子耗尽进一步增加并栅漏之间得到进一步屏蔽，因而使其在带屏蔽栅结构的基础上对栅漏电容进一步降低，同时又进一步增加了源漏击穿电压(或者在击穿电压相同时提高外延浓度从而降低通态电阻)。从功耗和开关速度两方面大幅度提高了器件性能，对于一些高端电源管理电路的应用，特别是低侧MOSFET(low side)的性能有明显改善。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1为本发明的具有屏蔽栅的功率MOS器件的制备方法流程图；
图2为本发明的具有屏蔽栅的功率MOS器件的结构示意图；
图3为实施本发明的制备方法中深阱注入的示意图；
图4为实施本发明的制备方法中接触注入区形成后的结构示意图；
图5为实施本发明的制备方法中上层栅形成后的结构示意图。
其中a为连接区域，b为非连接区域。
具体实施方式
本发明的具有屏蔽栅的功率MOS器件，为在原有结构的基础上，增加沟槽底部的底部离子注入区(见图2a)，部分沟槽内壁和硅平面的接触注入区(见图2b)，所述底部离子注入区的掺杂类型与体区相同，掺杂浓度比外延层(即器件的漂移区)高，底部离子注入区的在外延层内，且底部离子注入区与源极形成电连接。
本发明的具有屏蔽栅的功率MOS器件的制备方法，一个具体的流程参见图1，包括：
1)先对硅衬底进行深阱注入，在外延层内形成深阱，深阱的导电类型与外延层相反。在深阱注入前的光刻工艺中，去除预设接触注入区的位置处的光刻胶(即在接触注入区位置处不形成深阱区)，而后进行深阱的注入(见图3)。
2)在刻蚀硅衬底形成沟槽之后，进行离子注入在沟槽底部下方的漂移区(外延层)内形成底部离子注入区，所注入离子的导电类型与器件体区的导电类型相同，掺杂浓度比漂移区(外延层)的掺杂浓度要高。
3)之后先采用光刻工艺定义出接触注入区的图形，而后再次进行相同掺杂类型的离子注入，在位于深阱上的部分沟槽内壁的表面和硅平面的表面形成接触注入区(见图4)，接触注入区为欧姆接触区，用于后续工艺中通过接触孔工艺将底部离子注入区和源区进行电连接。
4)而在后面源区的注入，采用光刻胶保护接触注入区位置处的硅表面，即在有接触注入区的位置处不进行源区的注入(见图5)。
5)剩余的为标准的工艺，最终形成如图2所示的功率MOS器件结构。
本发明的制备方法中，深阱区掺杂类型与外延(漂移区)相反，但与体区相同，起作用是防止后续高剂量掺杂电连接区与外延层形成耐压低的PN结。深阱注入是用于防止该区域的早期穿通，而在该区域不进行源区离子的注入是用于防止该区域因为寄生管效应影响有源区的阈值电压。
沟槽底部离子注入后还可进行退火处理来推进所形成的底部离子注入区。形成深阱区的步骤中，所注入的离子剂量可为1012～1014原子/cm2，注入能量可为：10～2000KeV。形成底部离子注入区的步骤中，所注入的离子剂量可为1012～1014原子/cm2，注入能量可为：1～2000KeV。而形成接触注入区的步骤中，所注入的离子剂量可为1014～1016原子/cm2，注入能量可为：10～200KeV。

Claims (6)

1.一种具有屏蔽栅的功率MOS器件结构，其特征在于：在沟槽底部下方外延层内有底部离子注入区，所述底部离子注入区的掺杂类型与体区相同，掺杂浓度比所述外延层的掺杂浓度要高，且所述底部离子注入区与源极形成电连接。
2.一种权利要求1所述的具有屏蔽栅的功率MOS器件的制备方法，其特征在于：
先对硅衬底进行深阱离子注入，而在深阱注入前的光刻工艺中，去除预设接触注入区位置处的光刻胶，而后进行深阱的注入，深阱的深度比沟槽深，且位于外延层内，所述深阱的导电类型与外延层相反；
在刻蚀硅衬底形成沟槽之后，进行离子注入在沟槽底部下方的外延层内形成底部离子注入区，所注入的离子导电类型与体区的导电类型相同，掺杂浓度比所述外延层的掺杂浓度要高；
之后采用光刻工艺定义出接触注入区的图形，而后再次进行相同掺杂类型的离子注入，在位于深阱上的部分沟槽内壁的表面和硅衬底平面的表面形成接触注入区，以形成欧姆接触，所述接触注入区用于后续工艺中通过接触孔工艺将所述底部离子注入区和源区进行电连接；
而在后面源区的注入工艺中，采用光刻胶保护接触注入区位置处的硅表面。
3.根据权利要求2所述的具有屏蔽栅的功率MOS器件的制备方法，其特征在于：所述形成底部离子注入区之后，还包括退火处理来推进所形成的底部离子注入区。
4.根据权利要求2所述的具有屏蔽栅的功率MOS器件的制备方法，其特征在于：所述形成深阱的步骤中，所注入的离子剂量为1012～1014原子/cm2，注入能量：10～2000KeV。
5.根据权利要求2或3所述的具有屏蔽栅的功率MOS器件的制备方法，其特征在于：所述形成底部离子注入区的步骤中，所注入的离子剂量为1012～1014原子/cm2，注入能量：1～2000KeV。
6.根据权利要求2或3所述的具有屏蔽栅的功率MOS器件的制备方法，其特征在于：所述形成接触注入区的步骤中，所注入的离子剂量为1014～1016原子/cm2，注入能量：10～200KeV。
CN 201010027314 2010-01-20 2010-01-20 具有屏蔽栅的功率mos器件结构及其制备方法 Active CN102130169B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 201010027314 CN102130169B (zh) 2010-01-20 2010-01-20 具有屏蔽栅的功率mos器件结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 201010027314 CN102130169B (zh) 2010-01-20 2010-01-20 具有屏蔽栅的功率mos器件结构及其制备方法

Publications (2)

Publication Number Publication Date
CN102130169A true CN102130169A (zh) 2011-07-20
CN102130169B CN102130169B (zh) 2013-10-23

Family

ID=44268158

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 201010027314 Active CN102130169B (zh) 2010-01-20 2010-01-20 具有屏蔽栅的功率mos器件结构及其制备方法

Country Status (1)

Country Link
CN (1) CN102130169B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103151376A (zh) * 2011-12-07 2013-06-12 Nxp股份有限公司 沟槽-栅极resurf半导体器件及其制造方法
CN103855018A (zh) * 2012-12-04 2014-06-11 上海华虹宏力半导体制造有限公司 沟槽底部进行离子注入调节bv和改善导通电阻的方法
CN105359277A (zh) * 2013-07-03 2016-02-24 罗伯特·博世有限公司 场板沟槽fet以及半导体构件
CN107731908A (zh) * 2017-10-24 2018-02-23 贵州芯长征科技有限公司 提高耐压的屏蔽栅mosfet结构及其制备方法
CN110676320A (zh) * 2018-07-03 2020-01-10 无锡华润华晶微电子有限公司 沟槽mosfet及其制造方法
WO2020198910A1 (en) * 2019-03-29 2020-10-08 Texas Instruments Incorporated Trench shield isolation layer

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
AT504290A2 (de) * 2005-06-10 2008-04-15 Fairchild Semiconductor Feldeffekttransistor mit ladungsgleichgewicht
US7633120B2 (en) * 2006-08-08 2009-12-15 Alph & Omega Semiconductor, Ltd. Inverted-trench grounded-source field effect transistor (FET) structure using highly conductive substrates

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103151376A (zh) * 2011-12-07 2013-06-12 Nxp股份有限公司 沟槽-栅极resurf半导体器件及其制造方法
US9735254B2 (en) 2011-12-07 2017-08-15 Nexperia B.V. Trench-gate RESURF semiconductor device and manufacturing method
CN103855018A (zh) * 2012-12-04 2014-06-11 上海华虹宏力半导体制造有限公司 沟槽底部进行离子注入调节bv和改善导通电阻的方法
CN105359277A (zh) * 2013-07-03 2016-02-24 罗伯特·博世有限公司 场板沟槽fet以及半导体构件
US10074723B1 (en) 2013-07-03 2018-09-11 Robert Bosch Gmbh Field plate trench FET and a semiconductor component
TWI659536B (zh) * 2013-07-03 2019-05-11 德商羅伯特博斯奇股份有限公司 場板渠溝場效電晶體及半導體元件
CN107731908A (zh) * 2017-10-24 2018-02-23 贵州芯长征科技有限公司 提高耐压的屏蔽栅mosfet结构及其制备方法
CN107731908B (zh) * 2017-10-24 2020-09-25 贵州芯长征科技有限公司 提高耐压的屏蔽栅mosfet结构及其制备方法
CN110676320A (zh) * 2018-07-03 2020-01-10 无锡华润华晶微电子有限公司 沟槽mosfet及其制造方法
WO2020198910A1 (en) * 2019-03-29 2020-10-08 Texas Instruments Incorporated Trench shield isolation layer
US11302568B2 (en) 2019-03-29 2022-04-12 Texas Instruments Incorporated Trench shield isolation layer
US11791198B2 (en) 2019-03-29 2023-10-17 Texas Instruments Incorporated Trench shield isolation layer

Also Published As

Publication number Publication date
CN102130169B (zh) 2013-10-23

Similar Documents

Publication Publication Date Title
CN101385147B (zh) 提高肖特基击穿电压(bv)而不影响集成的mosfet-肖特基器件布局
CN102130169B (zh) 具有屏蔽栅的功率mos器件结构及其制备方法
CN101950759A (zh) 一种Super Junction VDMOS器件
CN103178093B (zh) 高压结型场效应晶体管的结构及制备方法
CN108899370A (zh) 集成电阻区的vdmos器件
CN109065627A (zh) 一种具有多晶硅岛的ldmos器件
CN104409501A (zh) 碳化硅金属氧化物半导体场效应晶体管
CN102201445A (zh) 一种psoi横向超结功率半导体器件
CN102136494A (zh) 高压隔离型ldnmos及其制造方法
CN204632762U (zh) 结终端延伸的终端版图结构及其终端结构
CN105932064B (zh) 沟槽栅功率mosfet及制造方法
CN107819026B (zh) Ldmos器件
CN108074963A (zh) 超结器件及其制造方法
CN102104026B (zh) 集成有肖特基二极管的功率mos晶体管器件的制造方法
CN102637731A (zh) 一种沟槽功率mos器件的终端结构及其制造方法
CN113066865A (zh) 降低开关损耗的半导体器件及其制作方法
CN112635548A (zh) 一种沟槽mosfet器件的终端结构及制造方法
CN103035525A (zh) 高压隔离n型ldmos器件的制造方法
CN203707141U (zh) 集成梳状栅纵向沟道soi ldmos单元
CN102130007B (zh) 沟槽型双层栅功率mos晶体管的制备方法
CN102522338B (zh) 高压超结mosfet结构及p型漂移区形成方法
CN102130001B (zh) 沟槽型双层栅功率mos器件的制备方法
CN102386227A (zh) 双向表面电场减弱的漏极隔离dddmos晶体管及方法
CN106057906B (zh) 一种具有p型埋层的积累型dmos
CN103531621A (zh) 一种带有侧边多晶硅电极沟槽非穿通型绝缘栅双极晶体管

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER NAME: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

CP03 Change of name, title or address

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Patentee before: Shanghai Huahong NEC Electronics Co., Ltd.