CN203707141U - 集成梳状栅纵向沟道soi ldmos单元 - Google Patents
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Abstract
本实用新型涉及一种集成梳状栅纵向沟道SOILDMOS单元。常规SOILDMOS导通沟道宽度小，通态电流小，通态线性电阻大，输出电流能力弱。本实用新型包括半导体衬底、隐埋氧化层、漂移区、阱区、阱接触区、源区、横向梳状纵向栅、横向梳状纵向栅介质层、缓冲区、漏极与漏极接触区、场氧区、多晶硅栅极区、接触孔和金属电极引线。本实用新型由于将集成纵向沟道SOILDMOS的栅改进为横向梳状纵向栅结构，增加了器件导通态的比沟道宽度，一方面减小了器件沟道电阻，增大了通态电子流注入，凭借电导调制效应减小漂移区通态电阻，从而降低通态压降和功耗；另一方面则提高了器件的输出电流能力。
Description
技术领域
本实用新型涉及半导体技术领域,具体涉及一种集成梳状栅纵向沟道 (VC)SOI（绝缘层上半导体） LDMOS（横向双扩散金属-氧化物-半导体场效应晶体管）单元。
背景技术
SOI LDMOS是一种全介质隔离横向双扩散结构的功率器件，易于与其它SOI MOS器件和SOI CMOS电路集成，且有低成本、高增益和卓越的稳定性等优点，而被广泛应用于功率集成电路中。纵向沟道SOI LDMOS器件在漂移区一侧的缓冲区中设置漏极区。在漂移区的另一侧刻蚀深槽设置纵向栅介质层、多晶硅栅和金属栅电极。在临近纵向栅介质层的漂移区上部设置阱区。在阱区远离纵向栅介质层一侧设置阱接触区，紧邻纵向栅介质层一侧设置源区。在纵向栅介质层、多晶硅栅、介于阱区和漏极区之间的漂移区上部设置场氧化层并覆盖源区、阱区和漏极区的边缘。在紧密接触的源极区和阱区、漏极区和低阻多晶硅栅表面设置接触孔。导通时，其导电沟道位于纵向栅介质层右侧侧表面，故称为纵向沟道。该器件导通电流较小，通态电阻较大，输出能力较弱。
发明内容
本实用新型的目的是针对现有技术的不足，提供一种集成梳状栅纵向沟道 (VC)SOI（绝缘层上半导体） LDMOS（横向双扩散金属-氧化物-半导体场效应晶体管）单元。
本实用新型包括半导体衬底、隐埋氧化层、顶层半导体、栅电极、栅极接触孔、低阻横向梳状纵向多晶硅栅、横向梳状纵向栅介质层、源区、阱区、阱欧姆接触区、场氧化层、源区/阱区接触孔、源电极与源场板、缓冲区、台阶式漏极区、漏区接触孔、漏电极与漏场板；
隐埋氧化层将半导体衬底和顶层半导体完全隔离；在顶层半导体的一侧设置成一个同型较重掺杂半导体区，作为LDMOS的缓冲区，在另一侧上表面形成一个异型较重掺杂半导体区，作为LDMOS的阱区；
在阱区中靠近缓冲区一侧进行阱区的同型重掺杂形成阱区的欧姆接触区，欧姆接触区靠近缓冲区一侧的边缘与阱区靠近缓冲区一侧的边缘不重合且欧姆接触区被包含在阱区内；另一侧进行阱区的异型重掺杂形成LDMOS的源区；
将源区、阱区和顶层半导体中远离缓冲区的一侧，刻蚀成横向梳状深槽，并在槽内壁上生成一薄层绝缘介质作为横向梳状纵向栅介质层；
横向梳状纵向栅介质层外侧覆盖多晶硅层并进行N型重掺杂，形成低阻横向梳状纵向多晶硅栅；
在缓冲区的内部远离横向梳状纵向栅介质层一侧先刻蚀一个浅槽，在该浅槽中远离横向梳状纵向栅介质层一侧刻蚀一个深槽，然后裸露出来的缓冲区部分进行相同类型的重掺杂，形成LDMOS的台阶式漏极区；
位于阱区下面，且自横向梳状纵向栅介质层与顶层半导体的界面开始到缓冲区的边界为止的顶层半导体部分，作为LDMOS的漂移区；
在横向梳状纵向栅介质层、低阻横向梳状纵向多晶硅栅、源区靠近横向梳状纵向栅介质层的部分上表面形成场氧化层；同时阱区和漏极区之间的顶层半导体上表面形成场氧化层，且该场氧化层覆盖阱区和漏极区的边缘；
在低阻横向梳状纵向多晶硅栅所处深槽上表面开有栅极接触孔，淀积金属作为栅电极；在源区与阱区紧密接触部分的上表面开出源区/阱区接触孔，淀积金属层并在临近阱区一侧场氧化层上覆盖阱区和漂移区的上表面边缘作为源极和源场板；在台阶式漏极区上表面开出漏区接触孔，淀积金属层并在场氧化层上覆盖缓冲区和漏极区上表面边缘作为漏极和漏场板。
本实用新型有益效果如下：
本实用新型使器件在导通态时，增加比导通沟道宽度(即增大沟道宽度与漂移区宽度之比)，一方面减小了沟道电阻，增强沟道电流注入；同时增强了漂移区电导调制效应而减小了漂移区通态电阻，从而在降低器件通态压降和功耗的同时提高了器件的输出电流能力。
附图说明
图1 为集成梳状栅纵向沟道SOI nLDMOS截面结构示意图；
图2 为集成梳状栅纵向沟道SOI nLDMOS俯视图；
图中，半导体衬底1、隐埋氧化层2、低阻横向梳状纵向多晶硅栅3、横向梳状纵向栅介质层4、阱区5、源区6、栅电极7、场氧化层8、源电极与源场板9、接触孔10、欧姆接触区11、顶层半导体12、漏电极与漏场板13、缓冲区14、漏极区15。
具体实施方式：
如图1和图2所示，集成梳状栅纵向沟道SOI LDMOS单元，包括半导体衬底1、隐埋氧化层2、低阻多晶硅横向梳状纵向栅3、横向梳状纵向栅介质层4、阱区5、源区6、栅电极7、场氧化层8、源电极与源场板9、接触孔10、欧姆接触区11、顶层半导体12、漏电极与漏场板13、缓冲区14、漏极区15。
隐埋氧化层2将半导体衬底1和顶层半导体12完全隔离，在顶层半导体12的一侧设置成一个同型较重掺杂半导体区，作为LDMOS的缓冲区14，在另一侧上表面形成一个异型较重掺杂半导体区，作为LDMOS的阱区5；
在阱区5中靠近缓冲区14一侧进行阱区5的同型重掺杂形成阱区5的欧姆接触区11，欧姆接触区11靠近缓冲区14一侧的边缘与阱区5靠近缓冲区14一侧的边缘不重合，且欧姆接触区11被包含在阱区5内；另一侧进行阱区5的异型重掺杂形成LDMOS的源区6；
将源区6、阱区5和顶层半导体12中远离缓冲区14的一侧，刻蚀成横向梳状深槽，并在槽内壁上生成一薄层绝缘介质作为横向梳状纵向栅介质层4；
横向梳状纵向栅介质层4外侧壁覆盖多晶硅层并进行N型重掺杂，形成低阻横向梳状纵向多晶硅栅3；
在缓冲区14的内部远离横向梳状纵向栅介质层4一侧先刻蚀一个浅槽，在该浅槽中远离横向梳状纵向栅介质层4一侧刻蚀一个深槽，然后对裸露出来的缓冲区14部分进行相同类型的重掺杂，形成LDMOS的台阶式漏极区15；
位于阱区5下面，且自横向梳状纵向栅介质层4与顶层半导体12的界面开始到缓冲区14的边界为止的顶层半导体12部分，作为LDMOS的漂移区；
横向梳状纵向栅介质层4、低阻横向梳状纵向多晶硅栅3、源区6靠近横向梳状纵向栅介质层4的部分形成场氧化层8；同时阱区5和漏极区15之间的上表面也形成场氧化层8，且该场氧化层8覆盖阱区5和漏极区15的边缘；
在低阻横向梳状纵向多晶硅栅3所处深槽上表面开有接触孔10，淀积金属作为栅电极7；在源区6与阱区5紧密接触部分的上表面开出接触孔10，淀积金属层并在临近阱区5一侧场氧化层8上覆盖阱区5和漂移区的上表面边缘作为源极和源场板9；在台阶式漏极区15上表面开出接触孔10，淀积金属层并在场氧化层8上覆盖缓冲区14和漏极区15上表面边缘作为漏极和漏场板13。
本实用新型中栅的俯视图为横向梳状，纵向栅介质层4沿纵向覆盖源区6、阱区5和漂移区的沟槽侧表面，形成器件沟道宽度与漂移区宽度之比大于1的纵向MOS沟道，既有效减小器件沟到电阻，又能在导通态增强沟道向漂移区的电子流注入，凭借漂移区电导调制效应减小漂移区电阻，从而达到减小器件通态电阻、降低器件通态压降和功耗的同时提高器件输出电流的目的。
Claims (1)
1. 集成梳状栅纵向沟道SOI LDMOS单元，其特征在于包括半导体衬底、隐埋氧化层、低阻横向梳状纵向多晶硅栅、横向梳状纵向栅介质层、阱区、源区、栅电极、场氧化层、源极与源场板、接触孔、欧姆接触区、顶层半导体、漏极与漏场板、缓冲区、漏极区；
隐埋氧化层将半导体衬底和顶层半导体完全隔离，在顶层半导体的一侧设置成一个同型较重掺杂半导体区，作为LDMOS的缓冲区，在另一侧上表面形成一个异型较重掺杂半导体区，作为LDMOS的阱区；
在阱区中靠近缓冲区一侧进行阱区的同型重掺杂形成阱区的欧姆接触区，欧姆接触区靠近缓冲区一侧的边缘与阱区靠近缓冲区一侧的边缘不重合，且欧姆接触区被包含在阱区内；另一侧进行阱区的异型重掺杂形成LDMOS的源区；
将源区、阱区和顶层半导体中远离缓冲区的一侧，刻蚀成横向梳状深槽，并在槽内壁上生成一薄层绝缘介质作为横向梳状纵向栅介质层；
横向梳状纵向栅介质层外侧壁覆盖多晶硅层并进行N型重掺杂，形成低阻横向梳状纵向多晶硅栅；
在缓冲区的内部远离横向梳状纵向栅介质层一侧先刻蚀一个浅槽，在该浅槽中远离横向梳状纵向栅介质层一侧刻蚀一个深槽，然后对裸露出来的缓冲区部分进行相同类型的重掺杂，形成LDMOS的台阶式漏极区；
位于阱区下面，且自横向梳状纵向栅介质层与顶层半导体的界面开始到缓冲区的边界为止的顶层半导体部分，作为LDMOS的漂移区；
横向梳状纵向栅介质层、低阻横向梳状纵向多晶硅栅、源区靠近横向梳状纵向栅介质层的部分形成场氧化层；同时阱区和漏极区之间的上表面也形成场氧化层，且该场氧化层覆盖阱区和漏极区的边缘；
在低阻横向梳状纵向多晶硅栅所处深槽上表面开有接触孔，淀积金属作为栅电极；在源区与阱区紧密接触部分的上表面开出接触孔，淀积金属层并在临近阱区一侧场氧化层上覆盖阱区和漂移区的上表面边缘作为源极和源场板；在台阶式漏极区上表面开出接触孔，淀积金属层并在场氧化层上覆盖缓冲区和漏极区上表面边缘作为漏极和漏场板。
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| CN201420006480.8U CN203707141U (zh) | 2014-01-02 | 2014-01-02 | 集成梳状栅纵向沟道soi ldmos单元 |
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Publications (1)
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|---|---|
| CN203707141U true CN203707141U (zh) | 2014-07-09 |
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| CN201420006480.8U Withdrawn - After Issue CN203707141U (zh) | 2014-01-02 | 2014-01-02 | 集成梳状栅纵向沟道soi ldmos单元 |
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|---|---|
| CN (1) | CN203707141U (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103762241B (zh) * | 2014-01-02 | 2016-08-24 | 杭州电子科技大学 | 一种梳状栅纵向沟道soi ldmos单元 |
| CN112909082A (zh) * | 2021-02-09 | 2021-06-04 | 电子科技大学 | 一种高压低阻功率ldmos |
| CN116525660A (zh) * | 2023-07-03 | 2023-08-01 | 北京智芯微电子科技有限公司 | 纵向栅氧结构的ldmosfet器件及制造方法 |
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2014
- 2014-01-02 CN CN201420006480.8U patent/CN203707141U/zh not_active Withdrawn - After Issue
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| CN103762241B (zh) * | 2014-01-02 | 2016-08-24 | 杭州电子科技大学 | 一种梳状栅纵向沟道soi ldmos单元 |
| CN112909082A (zh) * | 2021-02-09 | 2021-06-04 | 电子科技大学 | 一种高压低阻功率ldmos |
| CN116525660A (zh) * | 2023-07-03 | 2023-08-01 | 北京智芯微电子科技有限公司 | 纵向栅氧结构的ldmosfet器件及制造方法 |
| CN116525660B (zh) * | 2023-07-03 | 2023-09-12 | 北京智芯微电子科技有限公司 | 纵向栅氧结构的ldmosfet器件及制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| AV01 | Patent right actively abandoned |
Granted publication date: 20140709 Effective date of abandoning: 20160824 |
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| AV01 | Patent right actively abandoned |
Granted publication date: 20140709 Effective date of abandoning: 20160824 |
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| C25 | Abandonment of patent right or utility model to avoid double patenting |