CN112164722A - 具有均匀掺杂沟道的屏蔽栅mosfet器件及加工工艺 - Google Patents
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Abstract
本发明公开一种具有均匀掺杂沟道的屏蔽栅MOSFET器件及加工工艺，在现有屏蔽栅MOSFET器件基础上，以槽刻蚀加重掺杂多晶硅填充的方式形成重掺杂第一导电类型多晶硅柱区，再通过快速热退火的形式形成第一导电类型体区，通过优化第一导电类型体区的掺杂浓度，使得第一导电类型体区与漂移区之间形成突变结从而提高器件的阈值一致性，同时改善了第一导电类型体区被漂移区过度补偿的问题，提高了体区掺杂浓度，降低了器件寄生三极管开启的可能性，提高了器件的可靠性。
Description
技术领域
本发明涉及功率半导体器件技术领域，尤其涉及一种具有均匀掺杂沟道的屏蔽栅MOSFET器件及加工工艺。
背景技术
功率半导体器件作为电能转换与功率应用的核心，是如今工业电子、消费电子领域的关键技术。作为功率半导体分立器件市场份额最大的一类器件，MOSFET具有优良的特性，特别是在低压领域的应用中，MOS器件的单极特性相比于双极器件具备输入阻抗高、开关速度快、易于驱动、瞬态功耗低等优势。为了提高器件的耐压，功率MOSFET器件经历了从横向结构到纵向结构、从平面结构到沟槽结构的不断发展，而超级结概念的提出与应用则进一步提高了MOSFET适用的电压范围，同时极大提高了器件的电流密度。
自2003年Fairchild半导体提出屏蔽栅纵向MOSFET(Shield-gate VDMOS，SGVDMOS)以来，屏蔽栅MOSFET逐渐受到广泛关注，作为“类超结”的MOSFET器件，屏蔽栅的结构在横向电场上的优化效果使得MOSFET能够采用更高的漂移区浓度，在保证耐压的前提条件下，可以进一步减薄器件外延片尺寸，通过缩短漂移区长度及提高漂移区掺杂浓度两个方面降低器件导通电阻，实现更高的比导。同时，由于屏蔽栅的电容屏蔽效果，能够减少栅极的寄生电容Cgd，显著降低栅电荷，提升开关速度，降低开关损耗。
目前对于屏蔽栅MOSFET结构，国内外针对其屏蔽电极对于栅侧壁的电场优化有大量的研究，通过多次外延方式能够显著优化栅侧壁的电场分布，使其更接近于矩形分布，进一步提高了器件耐压。然而相比于传统MOSFET，屏蔽栅MOSFET器件漂移区外延片的选择使得其浓度接近于P型(N型)体区的掺杂浓度，从而导致P区耗尽区变窄，在低压应用下漏电流增加，在耐压过程中存在穿通风险。此外，目前在加工工艺上，对于P型(N型)体区的制备方法多为离子注入加高温推结，对于该制备方法的明显不足在于，扩散形成的体区浓度随着结深增加变化较大，特别在漂移区浓度较高的情况下，其对于体区浓度的补偿效果尤其明显，使得沟道最终形成的时候浓度分布不均，且工艺偏差大，不利于器件的阈值稳定性。
发明内容
本发明的目的是提供一种具有均匀掺杂沟道的屏蔽栅MOSFET器件及加工工艺，实现对现有屏蔽栅MOSFET器件结构及加工工艺的优化，以增强器件的阈值稳定性并提高器件的良率。
为实现上述目的，本发明提供一种具有均匀掺杂沟道的屏蔽栅MOSFET器件，采用以下技术方案：
一种具有均匀掺杂沟道的屏蔽栅MOSFET器件，包括元胞结构，所述元胞结构包括从下至上依次层叠的金属漏极、重掺杂第二导电类型半导体漏区、第二导电类型半导体漂移区、金属源极；所述第二导电类型半导体漂移区的上层一侧设有沟槽栅极结构；所述第二导电类型半导体漂移区的上层另一侧设有第一导电类型基区，第一导电类型基区的上表面设有相互接触的重掺杂第一导电类型半导体源区、重掺杂第二导电类型半导体源区；所述沟槽栅极结构的下表面、侧壁以及上表面均设有隔离介质，用于隔离第二导电类型半导体漂移区、第一导电类型基区、重掺杂第二导电类型半导体源区、金属源极；所述重掺杂第一导电类型半导体源区与第一导电类型基区内置有重掺杂第一导电类型多晶硅柱区。
较佳地，所述沟槽栅极结构包括上下设置的重掺杂第二导电类型多晶硅栅极、第二导电类型多晶硅屏蔽栅，且两者之间经隔离介质隔离。
较佳地，所述隔离介质为二氧化硅或高K栅介质。
较佳地，所述重掺杂第二导电类型多晶硅栅极侧壁的隔离介质厚度小于其他部位的隔离介质厚度。
较佳地，所述重掺杂第一导电类型半导体源区与重掺杂第二导电类型半导体源区通过金属源极短接。
较佳地，所述第二导电类型多晶硅屏蔽栅与金属源极短接。
较佳地，所述第一导电类型半导体及第二导电类型半导体的材料为单晶硅、碳化硅或者氮化镓。
一种具有均匀掺杂沟道的屏蔽栅MOSFET器件，通过优化第一导电类型体区的结构，即在第一导电类型基区与重掺杂第一导电类型半导体源区内置重掺杂第一导电类型多晶硅柱区，具有以下有益效果：
1)增加了器件在耐压的状态下第一导电类型体区内耗尽区的延展宽度；同时减小了低压应用下第一导电类型体区的漏电流，降低了第一导电类型体区在耐压过程中的穿通风险；
2)可以获得更低的第一导电类型体区的寄生电阻，避免了器件中寄生三极管的开启，提高了器件的可靠性。
本发明还提供一种具有均匀掺杂沟道的屏蔽栅MOSFET器件的加工工艺，采用以下技术方案：
一种具有均匀掺杂沟道的屏蔽栅MOSFET器件的加工工艺，所述重掺杂第一导电类型多晶硅柱区采用槽刻蚀工艺后填充多晶硅形成，之后采用快速热退火过程扩散多晶硅中的杂质。
较佳地，所述快速热退火的横扩距离大于或等于重掺杂第一导电类型多晶硅柱区与所述隔离介质之间的最小距离。
一种具有均匀掺杂沟道的屏蔽栅MOSFET器件的加工工艺，具有以下有益效果：
1)在现有屏蔽栅MOSFET器件基础上，以槽刻蚀加重掺杂多晶硅填充的方式形成重掺杂第一导电类型多晶硅柱区，再通过快速热退火的形式形成第一导电类型体区，以该加工工艺形成的第一导电类型体区，在隔离介质表面形成的掺杂更加均匀，使得阈值电压更稳定；
2)能够更好地控制第一导电类型体区掺杂浓度，防止由于第二导电类型半导体漂移区浓度过高带来的对于第一导电类型体区的过度补偿；
3)能够更好地提升整体的第一导电类型体区掺杂浓度，减少了埋层的工艺步骤。
附图说明
图1是现有屏蔽栅MOSFET器件的结构示意图；
图2是本发明的结构示意图；
图3是本发明的沟道掺杂浓度的工艺仿真图；
其中，附图标识说明：
1—重掺杂第一导电类型半导体P+源区，2—重掺杂第二导电类型半导体N+源区，
3—P型基区， 4—第二导电类型半导体N型漂移区，
5—重掺杂第二导电类型半导体N+漏区，6—金属漏极，
7—金属源极， 8—隔离介质，
9—第二导电类型多晶硅N+屏蔽栅， 10—重掺杂第二导电类型多晶硅N+栅极，
11—重掺杂第一导电类型多晶硅柱区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所阐述的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
下面结合附图，详细描述本发明的技术方案：
一具体实施例中，第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。另一具体实施例中，第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。所述第一导电类型半导体及第二导电类型半导体的材料为单晶硅、碳化硅或者氮化镓。
当第一导电类型半导体为P型半导体，而第二导电类型半导体为N型半导体时，本发明提供的器件为N沟道屏蔽栅MOSFET器件；当第一导电类型半导体为N型半导体，而第二导电类型半导体为P型半导体时，本发明提供的器件为P沟道屏蔽栅MOSFET器件。
下面具体以N沟道屏蔽栅MOSFET器件为例，对本发明的工作原理进行详细说明：
参照图2至3所示，本发明提供一种具有均匀掺杂沟道的屏蔽栅MOSFET器件，包括元胞结构，所述元胞结构包括从下至上依次层叠的金属漏极6、重掺杂第二导电类型半导体N+漏区、第二导电类型半导体N型漂移区4、金属源极7；所述第二导电类型半导体N型漂移区4的上层一侧设有沟槽栅极结构，沟槽栅极结构包括上下设置的重掺杂第二导电类型多晶硅N+栅极10、第二导电类型多晶硅N+屏蔽栅9，且两者之间经隔离介质8隔离。此外，第二导电类型多晶硅N+屏蔽栅9通过额外的引出方式与金属源极7短接。
所述第二导电类型半导体N型漂移区4的上层另一侧设有P型基区3，P型基区3的上表面设有相互接触的重掺杂第一导电类型半导体P+源区1、重掺杂第二导电类型半导体N+源区2，所述重掺杂第一导电类型半导体P+源区1与重掺杂第二导电类型半导体N+源区2通过金属源极7短接。
所述沟槽栅极结构的下表面、侧壁以及上表面均设有隔离介质8，所述隔离介质8为二氧化硅或高K栅介质，用于隔离第二导电类型半导体N型漂移区4、P型基区3、重掺杂第二导电类型半导体N+源区2、金属源极7；所述重掺杂第二导电类型多晶硅N+栅极10侧壁的隔离介质8厚度小于其他部位的隔离介质8厚度，即重掺杂第二导电类型多晶硅N+栅极10左侧的隔离介质8为薄层栅下介质，其他部位的隔离介质8为一定厚度的隔离介质8。
所述重掺杂第一导电类型半导体P+源区1与P型基区3内置有重掺杂第一导电类型多晶硅柱区11。内置重掺杂第一导电类型多晶硅柱区11的选取，要求满足条件：1)杂质掺杂浓度为重掺杂；2)位置处于隔离介质8侧面，即原结构的P型体区的位置；3)多晶硅柱区形成后需要快速热退火的工艺流程，隔离介质8与多晶硅柱的最小距离需要小于其快速热退火的横扩距离，即快速热退火的横扩距离大于或等于重掺杂第一导电类型多晶硅柱区11与隔离介质8之间的最小距离。
如图1所示，现有的屏蔽栅MOSFET器件的P型体区包括重掺杂第一导电类型半导体P+源区1、P型基区3。本发明通过对P型体区的结构进行优化，在重掺杂第一导电类型半导体P+源区1、P型基区3内置重掺杂第一导电类型多晶硅柱区11。
同时为了改善现有屏蔽栅MOSFET器件因加工工艺上存在的问题，导致的器件阈值电压的不稳定性，本发明基于现有的屏蔽栅MOSFET器件的加工工艺，提供了一种具有均匀掺杂沟道的屏蔽栅MOSFET器件的加工工艺，所述重掺杂第一导电类型多晶硅柱区11采用槽刻蚀工艺后填充多晶硅形成，之后采用快速热退火过程扩散多晶硅中的杂质，屏蔽栅MOSFET器件其他结构的加工工艺采用常规工艺加工完成，在此不再赘述。通过多槽刻蚀结合多晶硅填充的步骤，形成P型体区的多晶硅柱，进一步通过快速热退火过程使得多晶硅柱的杂质扩散，使得沟道掺杂更均匀，阈值更稳定，提高屏蔽栅MOSFET产品的良率。
综上所述，本发明通过优化P型体区的结构及加工工艺，优化了隔离介质8表面的P型体区的掺杂浓度，使得P型体区与N型漂移区之间形成突变结，提高器件的阈值一致性，同时改善了P型体区被N型漂移区过度补偿的问题，提高了P型体区掺杂浓度，降低了器件寄生三极管开启的可能性，提高了器件的可靠性。
此外，应当说明的是，本发明不仅适用于目前普遍应用的低压屏蔽栅器件，还适用于大于100V的基于屏蔽栅MOSFET的高压MOSFET器件及IGBT器件。本领域的技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护范围之内。
以上仅为本发明的较佳实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种具有均匀掺杂沟道的屏蔽栅MOSFET器件，包括元胞结构，其特征在于，所述元胞结构包括从下至上依次层叠的金属漏极、重掺杂第二导电类型半导体漏区、第二导电类型半导体漂移区、金属源极；所述第二导电类型半导体漂移区的上层一侧设有沟槽栅极结构；所述第二导电类型半导体漂移区的上层另一侧设有第一导电类型基区，第一导电类型基区的上表面设有相互接触的重掺杂第一导电类型半导体源区、重掺杂第二导电类型半导体源区；所述沟槽栅极结构的下表面、侧壁以及上表面均设有隔离介质，用于隔离第二导电类型半导体漂移区、第一导电类型基区、重掺杂第二导电类型半导体源区、金属源极；所述重掺杂第一导电类型半导体源区与第一导电类型基区内置有重掺杂第一导电类型多晶硅柱区。
2.根据权利要求1所述的具有均匀掺杂沟道的屏蔽栅MOSFET器件，其特征在于，所述沟槽栅极结构包括上下设置的重掺杂第二导电类型多晶硅栅极、第二导电类型多晶硅屏蔽栅，且两者之间经隔离介质隔离。
3.根据权利要求2所述的具有均匀掺杂沟道的屏蔽栅MOSFET器件，其特征在于，所述隔离介质为二氧化硅或高K栅介质。
4.根据权利要求2所述的具有均匀掺杂沟道的屏蔽栅MOSFET器件，其特征在于，所述重掺杂第二导电类型多晶硅栅极侧壁的隔离介质厚度小于其他部位的隔离介质厚度。
5.根据权利要求1所述的具有均匀掺杂沟道的屏蔽栅MOSFET器件，其特征在于，所述重掺杂第一导电类型半导体源区与重掺杂第二导电类型半导体源区通过金属源极短接。
6.根据权利要求2所述的具有均匀掺杂沟道的屏蔽栅MOSFET器件，其特征在于，所述第二导电类型多晶硅屏蔽栅与金属源极短接。
7.根据权利要求1所述的具有均匀掺杂沟道的屏蔽栅MOSFET器件，其特征在于，所述第一导电类型半导体及第二导电类型半导体的材料为单晶硅、碳化硅或者氮化镓。
8.一种具有均匀掺杂沟道的屏蔽栅MOSFET器件的加工工艺，其特征在于，权利要求1所述的重掺杂第一导电类型多晶硅柱区采用槽刻蚀工艺后填充多晶硅形成，之后采用快速热退火过程扩散多晶硅中的杂质。
9.根据权利要求8所述的具有均匀掺杂沟道的屏蔽栅MOSFET器件的加工工艺，其特征在于，所述快速热退火的横扩距离大于或等于重掺杂第一导电类型多晶硅柱区与权利要求1所述的隔离介质之间的最小距离。
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