CN116544268B - 一种半导体器件结构及其制作方法 - Google Patents

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Abstract

本申请提供了一种半导体器件结构及其制作方法，涉及半导体技术领域。该半导体器件结构包括衬底；位于衬底一侧的外延层；位于外延层表层的主结区与终端区，主结区与终端区相邻；其中，终端区包括沟槽与设置于沟槽内的介质层，沟槽的深度大于主结区的深度，介质层的介电常数小于外延层的介电常数；位于终端区一侧的钝化保护层；位于主结区与钝化保护层一侧的正面金属层；位于衬底远离外延层一侧的背面金属层。本申请提供的半导体器件结构及其制作方法具有提升了器件击穿电压的优点。

Description

一种半导体器件结构及其制作方法
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体器件结构及其制作方法。
背景技术
理想的器件击穿电压指的是PN结为平行平面结的情况，即不考虑结终端效应影响的情况下，器件的击穿电压仅由掺杂浓度和衬底或外延厚度等器件参数决定。但是，由于实际器件的情况，以及生产工艺流程中某些因素的影响，实际平面结终端区结弯曲造成主结边缘电场过于集中，导致器件的阻断性能严重退化，击穿电压大大降低。对于实际的器件，为了尽量减小甚至消除器件结终端弯曲部分对器件击穿电压的不利影响，提高器件反向耐压，必须考虑结终端效应，并在器件终端采取有利的保护措施，使得实际器件的击穿电压接近甚至达到理想平行平面结的击穿电压。
发明内容
本申请的目的在于提供一种半导体器件结构及其制作方法，以解决现有技术中存在的击穿电压较低的问题。
为了实现上述目的，本申请实施例采用的技术方案如下：
第一方面，本申请实施例提供了一种半导体器件结构，所述半导体器件结构包括：
衬底；
位于衬底一侧的外延层；
位于所述外延层表层的主结区与终端区，所述主结区与所述终端区相邻；其中，
所述终端区包括沟槽与设置于沟槽内的介质层，所述沟槽的深度大于所述主结区的深度，所述介质层的介电常数小于所述外延层的介电常数；
位于所述终端区一侧的钝化保护层；
位于所述主结区与所述钝化保护层一侧的正面金属层；
位于所述衬底远离所述外延层一侧的背面金属层。
可选地，所述介质层与所述外延层满足公式：
其中，表示外延层的电场强度，/>表示介质层的电场强度，/>表示介质层的介电常数，/>表示外延层的介电常数。
可选地，所述外延层的掺杂类型为第一类型，所述半导体器件结构还包括第二类型横向阱区与第二类型竖向阱区，所述第二类型横向阱区位于所述沟槽的底部，所述第二类型竖向阱区位于所述沟槽的侧壁，且所述第二类型横向阱区与所述第二类型竖向阱区相接触。
可选地，所述半导体器件结构还包括第一类型浅阱区，所述第一类型浅阱区位于所述第二类型竖向阱区的表层。
可选地，所述半导体器件结构还包括第一类型浅阱区，所述第一类型浅阱区位于所述外延层的表层，且所述第一类型浅阱区靠近或接触所述第二类型竖向阱区。
可选地，所述半导体器件结构还包括第一掺杂区与第二掺杂区，所述第一掺杂区与所述第二掺杂区分别位于所述沟槽的两侧，其中，所述第一掺杂区、所述第二掺杂区的深度均等于所述沟槽的深度，所述第一掺杂区、所述第二掺杂区的掺杂类型均为第二类型，且掺杂浓度小于所述主结区的掺杂浓度。
可选地，所述半导体器件结构还包括位于所述钝化保护层一侧的辅助保护层，所述辅助保护层的面积小于所述钝化保护层的面积，所述正面金属层位于所述主结区、所述钝化保护层以及所述辅助保护层的一侧，并形成阶梯形状。
另一方面，本申请实施例还提供了一种半导体器件结构制作方法，所述方法包括：
提供一衬底；
基于所述衬底的一侧成长外延层；
基于所述外延层的表层制作主结区与终端区，所述主结区与所述终端区相邻；其中，
所述终端区包括沟槽与设置于沟槽内的介质层，所述沟槽的深度大于所述主结区的深度，所述介质层的介电常数小于所述外延层的介电常数；
基于所述终端区的一侧制作钝化保护层；
基于所述主结区与所述钝化保护层的一侧制作正面金属层；
基于所述衬底远离所述外延层的一侧制作背面金属层。
可选地，所述介质层与所述外延层满足公式：
其中，表示外延层的电场强度，/>表示介质层的电场强度，/>表示介质层的介电常数，/>表示外延层的介电常数。
相对于现有技术，本申请具有以下有益效果：
本申请提供了一种半导体器件结构及其制作方法，该半导体器件结构包括衬底；位于衬底一侧的外延层；位于外延层表层的主结区与终端区，主结区与终端区相邻；其中，终端区包括沟槽与设置于沟槽内的介质层，沟槽的深度大于主结区的深度，介质层的介电常数小于外延层的介电常数；位于终端区一侧的钝化保护层；位于主结区与钝化保护层一侧的正面金属层；位于衬底远离外延层一侧的背面金属层。由于本申请设置的终端区中设置有沟槽结构，该沟槽终端结构能够彻底消除柱面结和球面结曲率，耗尽层或电荷很难贯穿通过绝缘沟槽，进而消除电场集中的问题。并且，由于截断曲面结弯曲，此时耗尽层接近平行于平面结，提高了击穿电压。同时，沟槽终端还具有结构非常紧凑和占用芯片面积小的特点。深槽结构中可填充低k介质材料，当填充低K介电常数的介质时，沟槽区可以承受尽可能大的峰值电场，进而大大提高了器件的击穿电压。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。
图1为本申请实施例提供的半导体器件结构的第一种剖面示意图。
图2为本申请实施例提供的半导体器件结构的第二种剖面示意图。
图3为本申请实施例提供的半导体器件结构的第三种剖面示意图。
图4为本申请实施例提供的半导体器件结构的第四种剖面示意图。
图5为本申请实施例提供的半导体器件结构的第五种剖面示意图。
图6为本申请实施例提供的半导体器件结构的第六种剖面示意图。
图7为本申请实施例提供的半导体器件结构的第七种剖面示意图。
图8为本申请实施例提供的半导体器件结构制作方法的示例性流程图。
图9为本申请实施例提供的半导体器件结构的主结区进行离子注入后对应的剖面示意图。
图10为本申请实施例提供的半导体器件结构中制作终端区沟槽后对应的剖面示意图。
图11为本申请实施例提供的半导体器件结构中制作第一掺杂区与第二掺杂区后对应的剖面示意图。
图12为本申请实施例提供的半导体器件结构中制作第二类型横向阱区与第二类型竖向阱区后对应的剖面示意图。
图13为本申请实施例提供的半导体器件结构中制作第一类型浅阱区后对应的剖面示意图。
图中：
101-衬底；102-外延层；103-主结区；104-终端区；105-介质层；106-钝化保护层；107-正面金属层；108-背面金属层；109-第二类型横向阱区；110-第二类型竖向阱区；111-第一掺杂区；112-第二掺杂区； 114-第一类型浅阱区；115-辅助保护层。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
为了解决现有技术中存在的器件击穿电压较低的问题，申请实施例提供了一种半导体器件结构，通过在终端区设置沟槽，并在沟槽内填充低介电常数的介质层的方式，达到提升器件击穿电压的目的。
下面对本申请提供的半导体器件结构进行示例性说明：
作为一种可选的实现方式，请参阅图1，该半导体器件结构包括衬底101；位于衬底101一侧的外延层102；位于外延层102表层的主结区103与终端区104，主结区103与终端区104相邻；其中，终端区104包括沟槽与设置于沟槽内的介质层105，沟槽的深度大于主结区103的深度，介质层105的介电常数小于外延层102的介电常数；位于终端区104一侧的钝化保护层106；位于主结区103与钝化保护层106一侧的正面金属层107；位于衬底101远离外延层102一侧的背面金属层108。
其中，本申请所述的衬底101与外延层102可以采用SiC材料制作而成，并且，通过采用沟槽式终端的结构，利用沟槽终端结构能够彻底消除柱面结和球面结曲率，耗尽层或电荷很难贯穿通过绝缘沟槽，进而消除电场集中的问题。并且，由于截断曲面结弯曲，此时耗尽层接近平行于平面结，提高了击穿电压。同时，沟槽终端还具有结构非常紧凑和占用芯片面积小的特点。深槽结构中可填充低K材料，当填充低K介电常数的介质时，沟槽区可以承受尽可能大的峰值电场，进而大大提高了器件的击穿电压。
作为一种实现方式，介质层105与外延层102满足公式：
其中，表示外延层102的电场强度，/>表示介质层105的电场强度，/>表示介质层105的介电常数，/>表示外延层102的介电常数。
可以理解地，当介质层105的材料为SiO2，外延层102的材料为SiC时，则介质层105与外延层102满足公式：
其中， SiC的介电常数为10，SiO2的介电常数为3.9，SiO2的电场强度最大10MV，因此，SiO2的介电常数相对于SiC的介电常数减小，则碳化硅的电场强度相对减小，峰值电场随之降低，使得整个器件的耐压范围增大，大幅提升了器件的击穿电压。
当然的，介质层105的材料为二氧化硅仅为示意，在实际应用中，介质层105的材料只要满足介电常数比SiC的介电常数小，且为绝缘材料即可，例如，介质层105的材料还可以采用PI材料等，在此不做限定。
在一种实现方式中，外延层102的掺杂类型为第一类型，请参阅图2，半导体器件结构还包括第二类型横向阱区109与第二类型竖向阱区110，第二类型横向阱区109位于沟槽的底部，第二类型竖向阱区110位于沟槽的侧壁，且第二类型横向阱区109与第二类型竖向阱区110相接触。
其中，本申请所述的第一类型为N型，第二类型为P型。
即本申请中，衬底101采用N+型，外延层102采用N-型，第二类型横向阱区109与第二类型竖向阱区110均采用P型。
通过设置第二类型横向阱区109与第二类型竖向阱区110，可实现更高的击穿电压，增强雪崩耐量；同时，第二类型竖向阱区110还能减小终端表面钝化保护层106中的正电荷在N型衬底101表面形成的电子积累层导致的电场尖峰，提升器件击穿电压。
进一步地，为了进一步提升耐压范围，请参阅图3，半导体器件结构还包括第一掺杂区111与第二掺杂区112，第一掺杂区111与第二掺杂区112分别位于沟槽的两侧，其中，第一掺杂区111、第二掺杂区112的深度均等于沟槽的深度，第一掺杂区111、第二掺杂区112的掺杂类型均为第二类型，且掺杂浓度小于主结区103的掺杂浓度。
其中，第一掺杂区111与第二掺杂区112均为P-掺杂区，第一掺杂区111与第二掺杂区112可以作为结终端拓展区，进而可以进一步提高击穿电压，扩展了耐压范围，提高了终端效率。
此外，为了改善终端界面的表面电场，请参阅图4，在一种实现方式中，半导体器件结构还包括第一类型浅阱区114，第一类型浅阱区114位于第二类型竖向阱区110的表层。
其中，本申请所述的第一类型浅阱区114指浅N层，通过设置第一类型浅阱区114，可以减小终端表面钝化保护层106中的负电荷在N型衬底101表面形成空穴反型层,降低了终端电荷敏感性，改善了表面电场，使终端界面呈现电中性，进而降低表面漏电，提高击穿电压和终端效率。
在另一种实现方式中，请参阅图5，该半导体器件结构的第一类型浅阱区114位于外延层102的表层，且第一类型浅阱区114靠近或接触第二类型竖向阱区110。
请参阅图6，在一种实现方式中，该半导体器件结构还包括位于钝化保护层106一侧的辅助保护层115，辅助保护层115的面积小于钝化保护层106的面积，正面金属层107位于主结区103、钝化保护层106以及辅助保护层115的一侧，并形成阶梯形状。其中，正面金属形成阶梯形状，可以改善边缘电场分布，降低电场峰值，提高击穿电压。
此外，在其它的一些实现方式中，终端结构中的沟槽等结构也可设置为多个，如图7所示，在此不做限定。
因此，本申请通过设置沟槽型终端结构，可以使主结在反向电压下的最终状态是平面结，击穿电压接近甚至达到理想击穿电压，终端效率极高。
基于上述实现方式，本申请实施例还提供了一种导体器件结构制作方法，请参阅图8，该方法包括：
S102，提供一衬底101；
S104，基于衬底101的一侧成长外延层102；
S106，基于外延层102的表层制作主结区103与终端区104，主结区103与终端区104相邻；其中，终端区104包括沟槽与设置于沟槽内的介质层105，沟槽的深度大于主结区103的深度，介质层105的介电常数小于外延层102的介电常数；
S108，基于终端区104的一侧制作钝化保护层106；
S110，基于主结区103与钝化保护层106的一侧制作正面金属层107；
S112，基于衬底101远离外延层102的一侧制作背面金属层108。
其中，介质层105与外延层102满足公式：
其中，表示外延层102的电场强度，/>表示介质层105的电场强度，/>表示介质层105的介电常数，/>表示外延层102的介电常数。
在具体制作过程中，以图6所示的半导体器件结构为例，对本申请中S106的流程进行详细说明。
其中，当生长外延层102后，在制作主结区103与终端区104时，首先定义主结区103，并对主结区103进行离子注入，如图9所示。
接着，请参阅图10，进行终端区104沟槽的刻蚀，进而在外延层102的指定位置刻蚀出沟槽。其中，对于沟槽的刻蚀工艺不做限定，例如，可以采用ICP刻蚀工艺在外延层102上刻蚀出沟槽。
在刻蚀出沟槽后，采用倾斜离子注入的方式在沟槽两侧分别形成第一掺杂区111与第二掺杂区112，如图11所示。需要说明的是，倾斜离子注入指在进行离子注入时，并非采用沿竖直方向进行离子注入，而是与竖直方向之间呈锐角进行离子注入，如图中，先沿箭头a的方向进行离子注入，形成第一掺杂区111；再沿着箭头b的方向进行离子注入，形成第二掺杂区112。
之后，进行第二类型横向阱区109的离子注入，再进行第二类型竖向阱区110的离子注入，如图12所示。接着，请参阅图13，进行第一类型浅阱区114的离子注入，之后进行高温退火。
在完成离子注入之后，可以进行沟槽介质层105沉积并回刻的工艺，在沟槽内形成介质层105。
综上所述，本申请提供了一种半导体器件结构及其制作方法，该半导体器件结构包括衬底101；位于衬底101一侧的外延层102；位于外延层102表层的主结区103与终端区104，主结区103与终端区104相邻；其中，终端区104包括沟槽与设置于沟槽内的介质层105，沟槽的深度大于主结区103的深度，介质层105的介电常数小于外延层102的介电常数；位于终端区104一侧的钝化保护层106；位于主结区103与钝化保护层106一侧的正面金属层107；位于衬底101远离外延层102一侧的背面金属层108。由于本申请设置的终端区104中设置有沟槽结构，该沟槽终端结构能够彻底消除柱面结和球面结曲率，耗尽层或电荷很难贯穿通过绝缘沟槽，进而消除电场集中的问题。并且，由于截断曲面结弯曲，此时耗尽层接近平行于平面结，提高了击穿电压。同时，沟槽终端还具有结构非常紧凑和占用芯片面积小的特点。深槽结构中可填充低材料，当填充低介电常数的介质时，沟槽区可以承受尽可能大的峰值电场，进而大大提高了器件的击穿电压。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims (3)

1.一种半导体器件结构，其特征在于，所述半导体器件结构包括：
衬底（101）；
位于衬底（101）一侧的外延层（102）；
位于所述外延层（102）表层的主结区（103）与终端区（104），所述主结区（103）与所述终端区（104）相邻；其中，
所述终端区（104）包括沟槽与设置于沟槽内的介质层（105），所述沟槽的深度大于所述主结区（103）的深度，所述介质层（105）的介电常数小于所述外延层（102）的介电常数；
位于所述终端区（104）一侧的钝化保护层（106）；
位于所述主结区（103）与所述钝化保护层（106）一侧的正面金属层（107）；
位于所述衬底（101）远离所述外延层（102）一侧的背面金属层（108）；
所述介质层（105）与所述外延层（1 02）满足公式：
其中，表示外延层（102）的电场强度，/>表示介质层（105）的电场强度，/>表示介质层（105）的介电常数，/>表示外延层（102）的介电常数；
所述外延层（102）的掺杂类型为第一类型，所述半导体器件结构还包括第二类型横向阱区（109）与第二类型竖向阱区（110），所述第二类型横向阱区（109）位于所述沟槽的底部，且所述第二类型横向阱区（109）与所述第二类型竖向阱区（110）相接触；
所述半导体器件结构还包括第一类型浅阱区（114），所述第一类型浅阱区（114）位于所述第二类型竖向阱区（110）的表层；
所述半导体器件结构还包括第一掺杂区（111）与第二掺杂区（112），所述第一掺杂区（111）与所述第二掺杂区（112）分别位于所述沟槽的两侧，其中，所述第一掺杂区（111）、所述第二掺杂区（112）的深度均等于所述沟槽的深度，所述第一掺杂区（111）、所述第二掺杂区（112）的掺杂类型均为第二类型，且掺杂浓度小于所述主结区（103）的掺杂浓度；其中，所述第二类型竖向阱区位于所述第二掺杂区（112）的远离所述沟槽的一侧，且所述第二类型竖向阱区（110）与所述第二掺杂区（112）接触。
2.如权利要求1所述的半导体器件结构，其特征在于，所述半导体器件结构还包括位于所述钝化保护层（106）一侧的辅助保护层（115），所述辅助保护层（115）的面积小于所述钝化保护层（106）的面积，所述正面金属层（107）位于所述主结区（103）、所述钝化保护层（106）以及所述辅助保护层（115）的一侧，并形成阶梯形状。
3.一种半导体器件结构制作方法，其特征在于，用于制作如权利要求1或2所述的半导体器件结构，述方法包括：
提供一衬底（101）；
基于所述衬底（101）的一侧成长外延层（102）；
基于所述外延层（102）的表层制作主结区（103）与终端区（104），所述主结区（103）与所述终端区（104）相邻；其中，
所述终端区（104）包括沟槽与设置于沟槽内的介质层（105），所述沟槽的深度大于所述主结区（103）的深度，所述介质层（105）的介电常数小于所述外延层（102）的介电常数；
基于所述终端区（104）的一侧制作钝化保护层（106）；
基于所述主结区（103）与所述钝化保护层（106）的一侧制作正面金属层（107）；
基于所述衬底（101）远离所述外延层（102）的一侧制作背面金属层（108）；
所述介质层（105）与所述外延层（102）满足公式：
其中，表示外延层（102）的电场强度，/>表示介质层（105）的电场强度，/>表示介质层（105）的介电常数，/>表示外延层（102）的介电常数。
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