CN105977310A - 碳化硅功率器件终端结构及其制造方法 - Google Patents
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Abstract
本发明提供一种碳化硅功率器件终端结构及其制造方法，器件包括器件元胞和器件终端；器件终端包括P型结终端拓展区，P型结终端拓展区之中有N+注入环和刻蚀沟槽，刻蚀沟槽和N+注入环相连，刻蚀沟槽位于N+注入环的外侧，刻蚀沟槽内部填充氧化层，相邻的N+注入环被刻蚀沟槽和P型结终端拓展区分隔，相邻的刻蚀沟槽被P型结终端拓展区和N+注入环分隔，P型结终端拓展区和N+注入环的上表面覆盖氧化层，本发明使电场分布趋于平缓，使终端区的耗尽层充分拓展，提高终端耐压能力，降低器件击穿电压对JTE区浓度的敏感程度。本发明结构能有效降低器件表面的局部电场，同时降低器件表面的碰撞电离率，降低了表面漏电，提高了器件表面的可靠性。
Description
技术领域
本发明属于半导体功率器件技术领域。尤其是一种碳化硅功率器件终端结构及其制造方法。
背景技术
随着现代科技的发展与人们生活水平的提高，人们对半导体功率器件在其体积，可靠性，耐压，功耗等方面不断提出更高的要求。传统硅器件受限制于材料本身的特性，越来越接近其理论极限。在此背景之下，人们开始探索硅材料之外的新材料，碳化硅技术就诞生了。碳化硅具有一系列传统硅材料所不具备的优势，如更高的击穿电场，更高的热导率，更大的禁带宽度，使得碳化硅更适合用于高压功率应用。
碳化硅结势垒控制肖特基二极管(JBS)是一种正偏时利用肖特基结导通，反偏时利用PN结反向阻断承受电压的复合器件。其特点是反偏时PN结的空间电荷区为肖特基二极管承受较高反偏电压，而正偏时使其适当降低肖特基势垒以保持较低正向压降。该复合结构的设计关键是要保证相邻PN结的空间电荷区在反偏压下能够很快接通，在阴极和阳极之间形成比肖特基势垒更高更宽的PN结势垒以屏蔽肖特基接触，使器件耐压提高，器件漏电更小。并且，肖特基结正向偏置时，PN结也进入正偏状态，但肖特基二极管的开启电压比PN结低，正向电流将通过肖特基势垒接触导通，因而正向压降较低。
结终端拓展(JTE)是功率器件中常用的一项终端技术。一般的功率器件，其高场区往往是在其主结边缘处。而结终端拓展结构是通过在主结边缘处引入电荷，使得主结边缘处的电场降低，并使电场分布向终端拓展，电场分布更加平缓，耗尽区向终端进一步拓展，从而达到提高器件耐压的目的。本发明通过进一步控制结终端拓展区引入的电荷浓度，使得靠近主结的部分浓度较高，远离主结的部分浓度较低，即所谓的横向变掺杂技术，可以使电场分布进一步平缓，进一步提高终端的耐压能力。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的是提供一种碳化硅功率器件终端结构及其制造方法。具有该结构的器件可以使高场区域的电场分布更加均匀，有效地提高了器件的方向击穿电压，同时此结构与现有的半导体制造工艺兼容。
为实现上述发明目的，本发明技术方案如下：
一种碳化硅功率器件终端结构，包括器件元胞和器件终端；
器件元胞是传统的结势垒控制肖特基结构，即在N-漂移区上有若干相间的重掺杂P型体区与阳极金属相连；
所述器件终端位于N型重掺杂衬底之上的N-漂移区中，包括P型结终端拓展区，P型结终端拓展区之中有若干N型离子注入形成的N+注入环和刻蚀沟槽，刻蚀沟槽和N+注入环相连，刻蚀沟槽位于N+注入环的外侧，刻蚀沟槽内部填充氧化层，相邻的N+注入环被刻蚀沟槽和P型结终端拓展区分隔，相邻的刻蚀沟槽被P型结终端拓展区和N+注入环分隔，P型结终端拓展区和N+注入环的上表面覆盖氧化层，氧化层一直延伸到N+截止环。
作为优选方式，所述的P型结终端拓展区由离子注入形成。
作为优选方式，所述器件元胞为碳化硅JBS器件元胞、或碳化硅MOSFET器件元胞、或碳化硅IGBT器件元胞或碳化硅PiN器件元胞。
作为优选方式，所述N+注入环由离子注入一次形成，且注入深度小于P型结终端拓展区的深度。
作为优选方式，所述刻蚀沟槽的形状为矩形、梯形或U形中的一种。
作为优选方式，最外的N+注入环部分或者全部包含于P型结终端拓展区内。
作为优选方式，所述刻蚀沟槽由干法刻蚀一次形成，刻蚀深度统一。
为实现上述发明目的，本发明还提供一种上述碳化硅功率器件终端结构的制造方法，包括如下步骤：
(1)清洗碳化硅片；
(2)在碳化硅片上淀积SiO2并刻蚀P+区及JTE区开孔；
(3)向碳化硅片进行P型离子注入，在此同时形成重掺杂P型体区及JTE区；
(4)在碳化硅片上淀积SiO2并刻蚀N+环及截止环开孔；
(5)向碳化硅片进行N型离子注入，在此同时形成N+注入环及N+截止环；
(6)在碳化硅片上淀积SiO2并刻蚀出沟槽开孔；
(7)在碳化硅片上刻蚀出沟槽；
(8)在碳化硅片上淀积SiO2并刻蚀接触开孔；
(9)在碳化硅片上蒸发金属并退火依次形成背面欧姆接触和正面肖特基接触。
下面以碳化硅结势垒控制肖特基二极管(JBS)为例，说明本发明的工作原理：
当阴极接地，阳极接高压且大于导通电压时，JBS正向导通。此时只有元胞区工作终端区不工作。由于肖特基结的开启电压比PN结低，正向电流将通过肖特基势垒接触经由P体区之间的N型外延通道导通，因而正向压降较低。
当阳极接地，阴极接高压且未达到击穿电压时，器件处于反向阻断状态由元胞区的PN结和终端区的结终端拓展结构承受耐压。图2为器件终端耗尽区示意图，其中1为N-漂移区，2为重掺杂P型体区，3为P型结终端拓展区，4为N+注入环，5为刻蚀沟槽，6为氧化层，7为N+截止环，11为耗尽区边界。常规JTE结构终端能在一定程度上降低主结末端的高场集中现象，形成两个电场尖峰，但是之间的电场强度很低，说明耗尽区没有充分得到拓展。图5是本发明的终端结构的电场分布示意图，经过N型离子注入和刻蚀槽调制的JTE区的电场被抬高，出现多个电场尖峰，耗尽区进一步拓展，耐压也进一步提升。
本发明的有益效果为：传统的JTE结构对JTE区的浓度十分敏感，JTE区浓度过高，高场集中在JTE边缘，击穿电压降低；JTE区浓度过低，JTE区对主结的影响较小，高场集中在主结边缘，击穿电压降低。本发明通过在P型结终端拓展区注入N型离子和刻蚀沟槽以达到对结终端拓展区的电荷调制，使电场分布趋于平缓，降低电场集中现象，使终端区的耗尽层充分拓展，提高终端耐压能力，降低器件击穿电压对JTE区浓度的敏感程度。本发明结构能有效降低器件表面的局部电场，同时降低器件表面的碰撞电离率，降低了表面漏电，提高了器件表面的可靠性。本发明在改善器件反向特性的同时对器件的正向特性几乎没有影响。本发明结构采用常规碳化硅工艺，可由现有的碳化硅二极管制造工艺实现，无特殊工艺，不会增加工艺的难度。与传统的场限环结构和单区JTE结构相比，本发明可以有效缩短终端长度，节省芯片面积。
附图说明
图1是本发明提供的碳化硅功率器件终端结构的结构示意图
图2是本发明终端结构在反向阻断时的耗尽区示意图。
图3是传统JTE结构终端示意图。
图4是传统JTE结构终端，与本发明终端结构的击穿电压仿真结果对比图。
图5是本发明终端结构水平方向的表面一维电场分布仿真结果，横坐标为终端水平方向的长度，纵坐标为电场强度。
图6是本发明提供的一种终端结构，其中终端上的N+注入环的间距s相同。
图7是本发明提供的一种终端结构，其中终端上的N+注入环的宽度w相同。
图8～图16是以碳化硅JBS为例的本发明结构的一种制造方法。
图中1为N-漂移区，2为重掺杂P型体区，3为P型结终端拓展区，4为N+注入环，5为刻蚀沟槽，6为氧化层，7为N+截止环，8为N型重掺杂衬底，9为阴极，10为阳极金属，11为耗尽区边界。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
一种碳化硅功率器件终端结构，包括器件元胞和器件终端；
器件元胞是传统的结势垒控制肖特基结构，即在N-漂移区1上有若干相间的重掺杂P型体区2与阳极金属10相连；
所述器件终端位于N型重掺杂衬底8之上的N-漂移区1中，包括P型结终端拓展区3，所述的P型结终端拓展区3由离子注入形成。P型结终端拓展区3之中有若干N型离子注入形成的N+注入环4和刻蚀沟槽5，刻蚀沟槽5和N+注入环4相连，刻蚀沟槽5位于N+注入环4的外侧，刻蚀沟槽5内部填充氧化层6，相邻的N+注入环4被刻蚀沟槽5和P型结终端拓展区3分隔，相邻的刻蚀沟槽5被P型结终端拓展区3和N+注入环4分隔，P型结终端拓展区3和N+注入环4的上表面覆盖氧化层6，氧化层6一直延伸到N+截止环7。
器件终端是在结终端拓展结构的基础上通过注入N型离子和刻蚀沟槽，实现电荷量的调制从而提高器件耐压的，这种结构可以优化高场区的电场强度分布，从而有效地改善器件反向特性，并提高器件可靠性。
所述N+注入环4由离子注入一次形成，且注入深度小于P型结终端拓展区3的深度。所述N+注入环4和刻蚀沟槽5的个数为6个。所述刻蚀沟槽5的形状为矩形、梯形或U形中的一种。最外的N+注入环4部分或者全部包含于P型结终端拓展区3内。所述刻蚀沟槽5由干法刻蚀一次形成，刻蚀深度统一。所述氧化层6厚度为1μm，长度从主结末开始一直延伸到截止环。
如图8-图16所示，本实施例还提供一种上述碳化硅功率器件终端结构的制造方法，包括如下步骤：
(1)清洗碳化硅片；
(2)在碳化硅片上淀积SiO2并刻蚀P+区及JTE区开孔；
(3)向碳化硅片进行P型离子注入，在此同时形成重掺杂P型体区及JTE区；
(4)在碳化硅片上淀积SiO2并刻蚀N+环及截止环开孔；
(5)向碳化硅片进行N型离子注入，在此同时形成N+注入环及N+截止环；
(6)在碳化硅片上淀积SiO2并刻蚀出沟槽开孔；
(7)在碳化硅片上刻蚀出沟槽；
(8)在碳化硅片上淀积SiO2并刻蚀接触开孔；
(9)在碳化硅片上蒸发金属并退火依次形成背面欧姆接触和正面肖特基接触。
下面以碳化硅结势垒控制肖特基二极管(JBS)为例，说明本发明的工作原理：
当阴极9接地，阳极接高压且大于导通电压时，JBS正向导通。此时只有元胞区工作终端区不工作。由于肖特基结的开启电压比PN结低，正向电流将通过肖特基势垒接触经由P体区之间的N型外延通道导通，因而正向压降较低。
当阳极接地，阴极9接高压且未达到击穿电压时，器件处于反向阻断状态由元胞区的PN结和终端区的结终端拓展结构承受耐压。图2为器件终端耗尽区示意图，其中1为N-漂移区，2为重掺杂P型体区，3为P型结终端拓展区，4为N+注入环，5为刻蚀沟槽，6为氧化层，7为N+截止环，11为耗尽区边界。常规JTE结构终端能在一定程度上降低主结末端的高场集中现象，形成两个电场尖峰，但是之间的电场强度很低，说明耗尽区没有充分得到拓展。图5是本发明的终端结构的电场分布示意图，经过N型离子注入和刻蚀槽调制的JTE区的电场被抬高，出现多个电场尖峰，耗尽区进一步拓展，耐压也进一步提升。
在具体实施过程中，可以根据具体情况，在基本结构不变的情况下，进行一定的变通设计。如终端JTE区的浓度可以和主结不同，终端JTE区可以同主结相连或不相连，终端区N+环的间距相同或不相同，刻蚀槽的间距相同或不相同，如图6所示即为N+注入环间距相同的终端结构示意图。终端区N+注入环的宽度相同或不相同，如7图所示即为N+注入环宽度相同的结构示意图。在工艺实施上，基于现有工艺，P型JTE区可采取与主结同时离子注入形成，也可在主结形成后单独注入形成。终端区N+环采用离子注入可精确控制注入的剂量和能量以实现电场分布的优化。终端区刻蚀槽可采用干法刻蚀形成。
本发明可适用但不局限于碳化硅JBS器件，如碳化硅MOSFET器件，碳化硅IGBT器件，碳化硅PiN器件等功率器件均可采用本发明提供的结构作为终端。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种碳化硅功率器件终端结构，其特征在于：包括器件元胞和器件终端；
器件元胞是传统的结势垒控制肖特基结构，即在N-漂移区(1)上有若干相间的重掺杂P型体区(2)与阳极金属(10)相连；
所述器件终端位于N型重掺杂衬底(8)之上的N-漂移区(1)中，包括P型结终端拓展区(3)，P型结终端拓展区(3)之中有若干N型离子注入形成的N+注入环(4)和刻蚀沟槽(5)，刻蚀沟槽(5)和N+注入环(4)相连，刻蚀沟槽(5)位于N+注入环(4)的外侧，刻蚀沟槽(5)内部填充氧化层(6)，相邻的N+注入环(4)被刻蚀沟槽(5)和P型结终端拓展区(3)分隔，相邻的刻蚀沟槽(5)被P型结终端拓展区(3)和N+注入环(4)分隔，P型结终端拓展区(3)和N+注入环(4)的上表面覆盖氧化层(6)，氧化层(6)一直延伸到N+截止环(7)。
2.根据权利要求1所述的碳化硅功率器件终端结构，其特征在于：所述的P型结终端拓展区(3)由离子注入形成。
3.根据权利要求1所述的碳化硅功率器件终端结构，其特征在于：所述器件元胞为碳化硅JBS器件元胞、或碳化硅MOSFET器件元胞、或碳化硅IGBT器件元胞或碳化硅PiN器件元胞。
4.根据权利要求1所述的碳化硅功率器件终端结构，其特征在于：所述N+注入环(4)由离子注入一次形成，且注入深度小于P型结终端拓展区(3)的深度。
5.根据权利要求1所述的碳化硅功率器件终端结构，其特征在于：所述刻蚀沟槽(5)的形状为矩形、梯形或U形中的一种。
6.根据权利要求1所述的碳化硅功率器件终端结构，其特征在于：最外的N+注入环(4)部分或者全部包含于P型结终端拓展区(3)内。
7.根据权利要求1所述的碳化硅功率器件终端结构，其特征在于：所述刻蚀沟槽(5)由干法刻蚀一次形成，刻蚀深度统一。
8.权利要求1至7任意一项所述的碳化硅功率器件终端结构的制造方法，其特征在于包括如下步骤：
(1)清洗碳化硅片；
(2)在碳化硅片上淀积SiO2并刻蚀P+区及JTE区开孔；
(3)向碳化硅片进行P型离子注入，在此同时形成重掺杂P型体区及JTE区；
(4)在碳化硅片上淀积SiO2并刻蚀N+环及截止环开孔；
(5)向碳化硅片进行N型离子注入，在此同时形成N+注入环及N+截止环；
(6)在碳化硅片上淀积SiO2并刻蚀出沟槽开孔；
(7)在碳化硅片上刻蚀出沟槽；
(8)在碳化硅片上淀积SiO2并刻蚀接触开孔；
(9)在碳化硅片上蒸发金属并退火依次形成背面欧姆接触和正面肖特基接触。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106653870A (zh) * | 2016-12-30 | 2017-05-10 | 东莞市联洲知识产权运营管理有限公司 | 一种具有结终端延伸结构的肖特基二极管 |
| CN107275382A (zh) * | 2017-06-20 | 2017-10-20 | 中国科学院微电子研究所 | 一种基于台面多区复合jte终端结构的器件及其制作方法 |
| CN110036486A (zh) * | 2016-12-08 | 2019-07-19 | 克里公司 | 具有栅极沟槽和掩埋的终端结构的功率半导体器件及相关方法 |
| CN110854180A (zh) * | 2019-11-27 | 2020-02-28 | 吉林华微电子股份有限公司 | 终端结构的制造方法、终端结构及半导体器件 |
| WO2020042221A1 (zh) * | 2018-08-29 | 2020-03-05 | 无锡新洁能股份有限公司 | 一种高浪涌电流能力碳化硅二极管及其制作方法 |
| CN111725291A (zh) * | 2018-06-14 | 2020-09-29 | 北京世纪金光半导体有限公司 | 一种jte内嵌多沟槽复合终端结构功率器件及制作方法 |
| CN116544268A (zh) * | 2023-07-06 | 2023-08-04 | 通威微电子有限公司 | 一种半导体器件结构及其制作方法 |
Families Citing this family (1)
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|---|---|---|---|---|
| EP4340032A1 (en) * | 2022-09-15 | 2024-03-20 | Nexperia B.V. | Semiconductor power device with improved ruggedness |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102214678A (zh) * | 2011-05-18 | 2011-10-12 | 电子科技大学 | 一种功率半导体器件的3d-resurf结终端结构 |
| CN203562430U (zh) * | 2013-10-30 | 2014-04-23 | 国家电网公司 | 一种基于n型注入层的igbt芯片 |
| CN104221151A (zh) * | 2012-03-16 | 2014-12-17 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| US20150021742A1 (en) * | 2013-07-19 | 2015-01-22 | Cree, Inc. | Methods of Forming Junction Termination Extension Edge Terminations for High Power Semiconductor Devices and Related Semiconductor Devices |
| CN105304688A (zh) * | 2015-11-04 | 2016-02-03 | 中国工程物理研究院电子工程研究所 | 一种用于碳化硅功率器件的结终端结构及制作方法 |
| EP3012870A1 (en) * | 2014-10-20 | 2016-04-27 | ABB Technology AG | Edge termination for high voltage semiconductor devices |
-
2016
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102214678A (zh) * | 2011-05-18 | 2011-10-12 | 电子科技大学 | 一种功率半导体器件的3d-resurf结终端结构 |
| CN104221151A (zh) * | 2012-03-16 | 2014-12-17 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| US20150021742A1 (en) * | 2013-07-19 | 2015-01-22 | Cree, Inc. | Methods of Forming Junction Termination Extension Edge Terminations for High Power Semiconductor Devices and Related Semiconductor Devices |
| CN203562430U (zh) * | 2013-10-30 | 2014-04-23 | 国家电网公司 | 一种基于n型注入层的igbt芯片 |
| EP3012870A1 (en) * | 2014-10-20 | 2016-04-27 | ABB Technology AG | Edge termination for high voltage semiconductor devices |
| CN105304688A (zh) * | 2015-11-04 | 2016-02-03 | 中国工程物理研究院电子工程研究所 | 一种用于碳化硅功率器件的结终端结构及制作方法 |
Non-Patent Citations (2)
| Title |
|---|
| XIAOCHUAN DENG,ETAL: "Fabrication Characteristics of 1.2kV SiC junction barrier schottky rectifiers with etched implant junction termination extension", 《IEEE》 * |
| 饶成元: "高压4H-SiC JBS二极管新型结终端技术研究", 《中国优秀硕士学位论文全文数据库》 * |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110036486A (zh) * | 2016-12-08 | 2019-07-19 | 克里公司 | 具有栅极沟槽和掩埋的终端结构的功率半导体器件及相关方法 |
| CN106653870A (zh) * | 2016-12-30 | 2017-05-10 | 东莞市联洲知识产权运营管理有限公司 | 一种具有结终端延伸结构的肖特基二极管 |
| CN106653870B (zh) * | 2016-12-30 | 2019-08-13 | 王学兵 | 一种具有结终端延伸结构的肖特基二极管 |
| CN107275382A (zh) * | 2017-06-20 | 2017-10-20 | 中国科学院微电子研究所 | 一种基于台面多区复合jte终端结构的器件及其制作方法 |
| CN111725291A (zh) * | 2018-06-14 | 2020-09-29 | 北京世纪金光半导体有限公司 | 一种jte内嵌多沟槽复合终端结构功率器件及制作方法 |
| WO2020042221A1 (zh) * | 2018-08-29 | 2020-03-05 | 无锡新洁能股份有限公司 | 一种高浪涌电流能力碳化硅二极管及其制作方法 |
| CN110854180A (zh) * | 2019-11-27 | 2020-02-28 | 吉林华微电子股份有限公司 | 终端结构的制造方法、终端结构及半导体器件 |
| CN110854180B (zh) * | 2019-11-27 | 2024-04-16 | 吉林华微电子股份有限公司 | 终端结构的制造方法、终端结构及半导体器件 |
| CN116544268A (zh) * | 2023-07-06 | 2023-08-04 | 通威微电子有限公司 | 一种半导体器件结构及其制作方法 |
| CN116544268B (zh) * | 2023-07-06 | 2023-09-26 | 通威微电子有限公司 | 一种半导体器件结构及其制作方法 |
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