CN108878527B - U形金属氧化物半导体组件及其制造方法 - Google Patents
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Abstract
本申请提供了一种U形金属氧化物半导体组件及其制造方法，其中的U形金属氧化物半导体组件包括一基底、具有U形沟渠的一外延层、形成于外延层中的一P型基极区、源极和漏极、一沟渠式栅极与一栅氧化层。所述U形沟渠贯穿P型基极区，沟渠式栅极形成所述U形沟渠内，且栅氧化层位于沟渠式栅极与P型基极区之间的U形沟渠内。在所述栅氧化层中，栅氧化层与沟渠式栅极的界面具有第一p型掺杂浓度、栅氧化层与P型基极区的界面具有第二p型掺杂浓度，且所述第二p型掺杂浓度为所述第一p型掺杂浓度的100倍至10000倍。所述U形金属氧化物半导体组件具有改善的热载子射出效能。
Description
技术领域
本发明是有关于一种金属氧化物半导体技术，且特别是有关于一种U形金属氧化物半导体(UMOS)组件及其制造方法。
背景技术
垂直的U形沟渠式功率MOSFET又称为UMOS，于低电压(小于150V)功率晶体管的应用中已越来越受到关注。目前开发出数种技术性的变型，以便在不损害崩溃电压(breakdown voltage)的情况下降低导通电阻(on-resistance)，譬如在硅基底中形成深沟渠并在沟渠侧壁植入掺质。
然而，不仅需要考虑到U形金属氧化物半导体性能，热载子射出(hot carrierinjection，HCI)可靠度也是实现设备耐用性(robustness)的关键参数。
因此，目前亟需寻求一种能降低导通电阻、不影响崩溃电压且HCI可靠度优异的U形金属氧化物半导体组件及其制造方法。
发明内容
本发明提供一种U形金属氧化物半导体组件的制造方法，能制作出热载子射出(HCI)可靠度佳的组件。
本发明另提供一种U形金属氧化物半导体组件，具有改善的HCI效能。
本发明的U形金属氧化物半导体组件的制造方法，包括在形成于一基底的第一表面上的一外延层内先形成一U形沟渠，再于U形沟渠内形成一栅氧化层，并于具有栅氧化层的U形沟渠内形成一沟渠式栅极。然后，至少在所述栅氧化层上覆盖一罩幕层，再以所述罩幕层作为阻挡罩幕，进行P型基极(P-base)植入步骤，以在外延层中植入P型掺质，并进行驱入步骤，以在外延层中形成一P型基极区。于沟渠式栅极的两侧的P型基极区内形成一源极，于基底的第二表面上形成一漏极，其中所述第二表面位在所述第一表面的相对面。
在本发明的一实施例中，形成上述栅氧化层的方法包括热氧化法。
在本发明的一实施例中，覆盖上述罩幕层的方法包括在所述外延层、栅氧化层与沟渠式栅极上涂布一第一光阻层，再图案化所述第一光阻层。
在本发明的一实施例中，上述图案化所述第一光阻层的步骤包括去除外延层的表面上的第一光阻层，并保留所述栅氧化层与所述沟渠式栅极上的第一光阻层。
在本发明的一实施例中，上述图案化所述光阻层的步骤包括去除外延层的表面上及部分沟渠式栅极上的第一光阻层，并保留所述栅氧化层上的第一光阻层。
在本发明的一实施例中，上述罩幕层的覆盖区域大于或等于所述栅氧化层的顶面。
在本发明的一实施例中，形成上述源极的步骤包括在外延层上形成露出沟渠式栅极的两侧的P型基极区的一第二光阻层，再进行N++植入步骤。
在本发明的一实施例中，在形成上述源极之后还可于源极的外侧的P型基极区内形成一P型重掺杂区，再形成至少一接触窗插塞连接P型重掺杂区与源极。
在本发明的一实施例中，形成上述源极的步骤包括对外延层直接进行N++植入步骤。
在本发明的一实施例中，在形成上述源极之后还可移除源极外侧的部分P型基极区，以形成露出源极的一侧面以及P型基极区的接触窗开口，然后于露出的P型基极区内形成一P型重掺杂区，再于接触窗开口内形成接触窗插塞。
本发明的U形金属氧化物半导体组件，包括一基底、一外延层、一P型基极(P-base)区、一沟渠式栅极、一栅氧化层、一源极与一漏极。基底具有相对的第一表面与第二表面，外延层则形成于基底的第一表面上，且外延层具有一U形沟渠。所述P型基极区位于外延层中，且U形沟渠贯穿P型基极区。沟渠式栅极是形成于所述U形沟渠内，栅氧化层则位于沟渠式栅极与P型基极区之间的U形沟渠内。源极位于所述沟渠式栅极两侧的P型基极区内，漏极则是形成于基底的所述第二表面上。在上述栅氧化层中，栅氧化层与沟渠式栅极的界面具有第一p型掺杂浓度、栅氧化层与P型基极区的界面具有第二p型掺杂浓度，且第二p型掺杂浓度为第一p型掺杂浓度的100倍至10000倍。
在本发明的另一实施例中，上述第二p型掺杂浓度例如1E17/cm3～1E18/cm3。
在本发明的另一实施例中，上述第一p型掺杂浓度例如1E14/cm3～1E15/cm3。
在本发明的另一实施例中，上述U形金属氧化物半导体组件还可包括一P型重掺杂区与至少一接触窗插塞。所述P型重掺杂区形成于源极的外侧的P型基极区内。接触窗插塞则连接至源极与P型重掺杂区。
在本发明的另一实施例中，上述源极的顶面与上述P型重掺杂区的顶面共平面。
在本发明的另一实施例中，上述P型重掺杂区的顶面低于上述源极的顶面，且上述接触窗插塞与源极的侧面接触。
基于上述，本发明藉由降低栅氧化层中栅氧化层与P型基极区的界面的p型掺杂浓度，所以能在预定的崩溃电压范围内降低导通电阻(Ron)，并进而增进热载子注入(HCI)效能，而使热载子寿命(hot carrier lifetime)增加。而且，本发明还可藉由较深的接触窗插塞连接P型重掺杂区和源极，而进一步增加导通状态(on state)的崩溃电压。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是依照本发明的第一实施例的一种U形金属氧化物半导体组件的剖面示意图。
图2是依照本发明的第二实施例的一种U形金属氧化物半导体组件的剖面示意图。
图3是依照本发明的第三实施例的一种U形金属氧化物半导体组件的剖面示意图。
图4A至图4K是依照本发明的第四实施例的一种U形金属氧化物半导体组件的制造流程剖面示意图。
图5A至图5D是依照本发明的第五实施例的一种U形金属氧化物半导体组件的制造流程剖面示意图。
图6是使用计算机辅助设计技术(TCAD)软件进行仿真的U形金属氧化物半导体仿真结构图。
图7是以图6的结构进行不同情况的模拟所得到的p型掺杂浓度分布曲线图。
附图符号说明：
100、200、400：基底；
100a、200a、400a：第一表面；
100b、200b、400b：第二表面；
102、202、402：外延层；
104、204、410：U形沟渠；
106、206、420：P型基极区；
108、208、414：沟渠式栅极；
110、210、412：栅氧化层；
112、212、428：源极；
112a、212a、300a：顶面；
112b、212b、428a：侧面；
114、214、444：漏极；
116、118、216、218、422、424：界面；
120、220、300、436：P型重掺杂区；
122、222、302、440、504：绝缘层；
124、224、304、438、508：接触窗插塞；
126、226、442：导电层；
404：氧化层；
406：硬罩幕；
408、416、430、500、502：光阻层；
416a：罩幕层；
418：P型基极植入步骤；
426：N++植入步骤；
432、506：接触窗开口；
434：P++植入步骤。
具体实施方式
下文列举实施例并配合所附图式来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，图式仅以说明为目的，并未依照原尺寸作图。为了方便理解，下述说明中相同的组件将以相同的符号标示来说明。
另外，关于文中所使用之“第一”、“第二”...等用语，并非表示顺序或顺位的意思，应知其仅仅是为了区别以相同技术用语描述的组件或操作而已。
其次，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指包含但不限于。
图1是依照本发明的第一实施例的一种U形金属氧化物半导体(UMOS)组件的剖面示意图。
请参照图1，第一实施例的U形金属氧化物半导体组件包括一基底100、一外延层102其具有一U形沟渠104、一P型基极(P-base)区106、一沟渠式栅极108、一栅氧化层110、一源极112与一漏极114。基底100具有相对的第一表面100a与第二表面100b，外延层102则形成于基底100的第一表面100a上。在一实施例中，基底100为N型基底、外延层102为N型外延层(例如掺砷)、源极112为N型重掺杂(N++)区。所述P型基极区106位于外延层102中，且U形沟渠104贯穿P型基极区106。沟渠式栅极108是形成于所述U形沟渠104内，栅氧化层110则位于沟渠式栅极108与P型基极区106之间的U形沟渠104内。源极112位于所述沟渠式栅极108的两侧的P型基极区106内，漏极114则是形成于基底100的第二表面100b上。在上述栅氧化层110中，栅氧化层110与沟渠式栅极108的界面116具有第一p型掺杂浓度、栅氧化层110与P型基极区106的界面118具有第二p型掺杂浓度，且第二p型掺杂浓度为第一p型掺杂浓度的100倍至10000倍。如以100V～150V的U形金属氧化物半导体组件为例，上述第二p型掺杂浓度例如1E17/cm3～1E18/cm3；述第一p型掺杂浓度例如1E14/cm3～1E15/cm3。但本发明并不限于此，根据U形金属氧化物半导体组件设定的崩溃电压的差异，可变更第一与第二p型掺杂浓度的范围。
由于第一实施例中的栅氧化层210内p型掺杂浓度越接近界面116越低，所以能降低导通电阻(Ron)，并进而增进热载子注入(HCI)效能。如以110V的U形金属氧化物半导体组件为例，导通电阻能降低至1.45mΩ-cm2以下。
此外，上述第二p型掺杂浓度理应低于P型基极区106的掺杂浓度，但是由于P+掺质有扩散(diffusion)效应，故栅氧化层110与P型基极区106的界面118的第二p型掺杂浓度有时可能会略高于P型基极区106的掺杂浓度。
在图1中，有一P型重掺杂(P++)区120形成于源极112的外侧的P型基极区106内，并由形成于绝缘层122中的接触窗插塞124将源极122与P型重掺杂区120连接至一导电层126。上述绝缘层122可为层间介电层(ILD)，且接触窗插塞124又称为体接触窗(body contact)。在第一实施例中，P++区120的顶面低于源极112的顶面112a，且接触窗插塞124是与源极112的侧面112b及P++区120接触，因此能增加导通状态(on state)的崩溃电压(breakdownvoltage)。在一实施例中，P++区120的顶面接近源极112的底面；例如图中是与源极112的底面齐平。在另一实施例中，P++区120的顶面也可在源极112的底面以下的位置，或是位于源极112的底面以上。
图2是依照本发明的第二实施例的一种U形金属氧化物半导体组件的剖面示意图。
请参照图2，第二实施例的U形金属氧化物半导体组件与第一实施例同样包括一基底200、一外延层202其具有一U形沟渠204、一P型基极区206、一沟渠式栅极208、一栅氧化层210、一源极212与一漏极214。外延层202与漏极214也分别形成于基底200的第一表面200a和第二表面200b上。在栅氧化层210中，栅氧化层210与沟渠式栅极208的界面216具有第一p型掺杂浓度、栅氧化层210与P型基极区206的界面218具有第二p型掺杂浓度，且第二p型掺杂浓度为第一p型掺杂浓度的100倍至10000倍。因此，第二实施例的U形金属氧化物半导体组件也具有较低的导通电阻(Ron)与增进的热载子注入(HCI)效能。
在图2中，沟渠式栅极208的底面与P型基极区206的底面大致共平面，且连接到P型重掺杂区220和源极212的接触窗插塞224除了与源极212的侧面212b及P++区120接触，还延伸至源极212的部分顶面212a，并经由绝缘层222隔绝导电层226与底下的沟渠式栅极208。
图3则是依照本发明的第三实施例的一种U形金属氧化物半导体组件的剖面示意图，其中使用与第一实施例相同的组件符号来代表相同或相似的组件。
请参照图3，其中与第一实施例不同的部分是形成于源极112外侧的P型基极区106内的P型重掺杂区300，其顶面300a与源极112的顶面112a共平面，所以在P型基极区106上形成绝缘层302后，直接通过接触窗插塞304就能连接导电层126至源极112与P型重掺杂区300。
图4A至图4K是依照本发明的第四实施例的一种U形金属氧化物半导体组件的制造流程剖面示意图。
请参照图4A，为了形成U形沟渠，先在形成于一基底400的第一表面400a上的一外延层402上形成一氧化层404与一硬罩幕406。上述外延层402例如是掺砷的N型外延层，且可在形成外延层402之后另外进行一道JFET植入步骤(未绘示)，以增加外延层402的n型掺杂浓度。至于硬罩幕406可为氮化硅、氧化层404可为氧化硅，但本发明并不限于此。凡是能有助于后续形成U形沟渠的膜层，均可用于此。
接着，请参照图4B，在硬罩幕406上形带有图案的一光阻层408，并以光阻层408为蚀刻罩幕，先蚀刻去除部分硬罩幕406与氧化层404，并露出外延层402，再以硬罩幕406作为蚀刻罩幕，蚀刻去除露出的外延层402直到形成预定深度的U形沟渠410。
随后，请参照图4C，利用现有技术去除残留的光阻层408、硬罩幕406与氧化层404，而得到具有U形沟渠410的外延层402。
然后，请参照图4D，于U形沟渠410内形成一栅氧化层412，其形成方法例如热氧化法。接着，于具有栅氧化层412的U形沟渠410内形成一沟渠式栅极414。沟渠式栅极414的形成方法例如在外延层402上沉积导体层(未绘示)并将U形沟渠410填满，在利用平坦化制程移除U形沟渠410以外的导体层，而留下U形沟渠410的导体层作为沟渠式栅极414。
之后，请参照图4E，为了在栅氧化层412上覆盖罩幕层，可先在外延层402、栅氧化层412与沟渠式栅极414上涂布一光阻层416。
然后，请参照图4F，图案化光阻层416，以使其成为一罩幕层416a。图案化上述光阻层416的方法可为黄光制程或其他适合的制程，以去除外延层402的表面上的光阻层，并保留栅氧化层412与沟渠式栅极414上的光阻层作为罩幕层416a。在另一实施例中，图案化光阻层416的步骤除了去除外延层402的表面上的光阻层以外，还可去除部分沟渠式栅极414上的光阻层，并保留栅氧化层412上的光阻层。也就是说，所述罩幕层216a的覆盖区域只需大于或等于栅氧化层412的顶面，即可降低后续植入栅氧化层412的掺杂浓度。然后，以罩幕层416a作为阻挡罩幕(block mask)，进行P型基极(P-base)植入步骤418，以在外延层402中植入P型掺质(未绘示)，例如硼。
接着，请参照图4G，进行驱入(drive in)步骤，以在外延层402中形成一P型基极区420。由于在P型基极植入步骤418期间有罩幕层416a作为阻挡罩幕，所以驱入步骤后，在栅氧化层412中，栅氧化层412与沟渠式栅极414的界面422的p型掺杂浓度会远小于栅氧化层412与P型基极区420的界面424的p型掺杂浓度，例如界面424的p型掺杂浓度为界面422的p型掺杂浓度的100倍至10000倍。如以100V～150V的U形金属氧化物半导体组件为例，上述界面424的p型掺杂浓度例如1E17/cm3～1E18/cm3；上述界面422的p型掺杂浓度例如1E14/cm3～1E15/cm3。但本发明并不限于此，根据U形金属氧化物半导体组件设定的崩溃电压的差异，以上两个界面422和424的p型掺杂浓度范围也可变动。此外，上述驱入步骤会导致P+掺质有扩散效应，所以上述界面424的p型掺杂浓度有时可能会略高于P型基极区420的掺杂浓度；较佳是界面424的p型掺杂浓度低于P型基极区420的掺杂浓度。
接着，请参照图4H，于沟渠式栅极414两侧的P型基极区420内形成源极428。在本实施例中，形成源极428的步骤是对外延层402直接进行N++植入步骤426，以植入如磷与砷的掺质，因此通过驱入步骤，栅氧化层412内的n型掺杂浓度会有界面422高于界面424的情形；举例来说，界面422的n型掺杂浓度为界面424的n型掺杂浓度的1000倍至10000倍。
之后，请参照图4I，可在沟渠式栅极414和源极428上形成光阻层430，并以光阻层430作为蚀刻罩幕，蚀刻移除源极428外侧的部分P型基极区420，以形成露出源极428的侧面428a以及P型基极区420的接触窗开口432。
然后，请参照图4J，可选择进行P++植入步骤434，以植入如硼加上BF2的掺质，而在露出的P型基极区420内形成一P型重掺杂(P++)区436。
最后，请参照图4K，可先移除光阻层430，再形成一层绝缘层440，其中亦有对应上述接触窗开口432的开口，然后于其中形成接触窗插塞438。在第四实施例中，接触窗插塞438是与源极428的侧面428a及P++区436接触，因此能增加导通状态的崩溃电压。之后，形成与接触窗插塞438相连的导电层442，并于基底400的第二表面400b上形成一漏极444，其中第二表面400b位在第一表面400a的相对面。
图5A至图5D是依照本发明的第五实施例的一种U形金属氧化物半导体组件的制造流程剖面示意图，其中使用与第四实施例相同的组件符号来代表相同或相似的组件。
请参照图5A，其为接续第四实施例的图4G的步骤，故前面的制造流程可直接参照图4A至图4G的记载，故不再赘述。在图5A中，于外延层402上形成露出沟渠式栅极414两侧的P型基极区420的光阻层500，且沟渠式栅极414与栅氧化层412也由光阻层500覆盖。因此，N++植入步骤426期间植入栅氧化层412的n型掺杂浓度会降低。
之后，请参照图5B，可在沟渠式栅极414和源极428上形成光阻层502，并以光阻层502作为阻挡罩幕，进行P++植入步骤434，以于露出的P型基极区420内形成一P型重掺杂(P++)区436。
然后，请参照图5C，先移除光阻层502，再依序进行沉积一绝缘层504、形成接触窗开口506以及形成接触窗插塞508的步骤，以连接P型重掺杂区436与源极428，此时P型重掺杂区436的顶面436a与源极428的顶面428a是共平面的。
最后，请参照图5D，分别在绝缘层504与基底400的第二表面400b上形成导电层442和漏极444。
以下列举几个模拟实验来确认本发明的功效，但本发明的范围并不局限于以下内容。
图6是使用计算机辅助设计技术(Technology Computer Aided Design，TCAD)软件进行仿真的U形金属氧化物半导体仿真结构图，其中已标示各构件的尺寸，且外延层设为8μm、U型沟渠的宽度设为0.5μm、栅氧化层的侧壁厚度设为
栅氧化层的侧壁底部厚度设为
〈实验例1〉
仿真对象如图6所示，但在形成P型基极期间有罩幕层遮住栅氧化层，在形成源极期间也有光阻层遮住栅氧化层，其余制程如第四实施例所述。
〈实验例2〉
仿真对象如图6所示，在形成P型基极期间有罩幕层遮住栅氧化层，但在形成源极期间不用光阻，其余制程如第四实施例所述。
〈比较例1〉
仿真对象如图6所示，但在形成P型基极期间不使用罩幕层，在形成源极期间有光阻层遮住栅氧化层，其余制程如第四实施例所述。
〈比较例2〉
仿真对象如图6所示，但在形成P型基极期间不使用罩幕层，在形成源极期间也不用光阻，其余制程如第四实施例所述。
图7是以图6的结构进行不同情况的模拟所得到的p型掺杂浓度分布曲线图，其中的横轴是对应图6中的A-A’线段的宽度(单位为μm)，纵轴是硼(p型掺质)的浓度。由图7可知，在形成P型基极(进行P型基极植入步骤)有用罩幕层遮住栅氧化层的实验例1和实验例2，其栅氧化层(氧化硅)中与P型基极区(硅)的界面的p型掺杂浓度约为2E17/cm3；与沟渠式栅极(多晶硅)的界面的p型掺杂浓度约为2E15/cm3，两者相比约相差100倍。至于形成P型基极期间没有用罩幕层遮住栅氧化层的比较例1和比较例2，其栅氧化层(氧化硅)中与沟渠式栅极(多晶硅)的界面的p型掺杂浓度来比栅氧化层(氧化硅)与P型基极区(硅)的界面的p型掺杂浓度要高。
因此，从栅氧化层(氧化硅)中的p型掺杂浓度分布可预期实验例1和实验例2的U形金属氧化物半导体组件能有较佳的HCI效能。
〈模拟结果〉
使用TCAD软件进行仿真HCI所得到的结果显示于下表一。
表一
由上表一可知，在形成源极期间都有用光阻层遮住栅氧化层的比较例1和实验例1相比，实验例1的ΔID/ID的数值明显低于比较例1，其中ΔID/ID越小代表组件的HCI可靠度越好。而且，随着stress时间拉长，比较例1的ΔID/ID衰减幅度也远大于实验例1。同样地，在形成源极期间没有用光阻的比较例2和实验例2相比，实验例2的ΔID/ID的数值明显低于比较例2，且随着stress时间拉长，比较例2的ΔID/ID衰减幅度也远大于实验例2，所以能证实本发明具有改善热载子注入(HCI)效能的功效。
综上所述，本发明的U形金属氧化物半导体组件及其制造方法，能藉由降低栅氧化层内的p型掺杂浓度，在预定的崩溃电压范围内降低导通电阻(Ron)，并进而增进热载子注入(HCI)效能，增加热载子寿命。而且，本发明还可藉由较深的接触窗插塞连接P型重掺杂区和源极，而进一步增加导通状态(on state)的崩溃电压。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求范围所界定的为准。
Claims (10)
1.一种U形金属氧化物半导体组件的制造方法，其特征在于，包括：
在形成于一基底的第一表面上的一外延层内形成一U形沟渠；
于所述U形沟渠内形成一栅氧化层；
于具有所述栅氧化层的所述U形沟渠内形成一沟渠式栅极；
至少在所述栅氧化层上覆盖一罩幕层；
以所述罩幕层作为阻挡罩幕，进行P型基极植入步骤，以在所述外延层中植入P型掺质；
进行驱入步骤，以在所述外延层中形成一P型基极区；
于所述沟渠式栅极的两侧的所述P型基极区内形成一源极；以及
于所述基底的第二表面上形成一漏极，其中所述第二表面位在所述第一表面的相对面；
其中所述栅氧化层与所述沟渠式栅极的界面具有第一p型掺杂浓度、所述栅氧化层与所述P型基极区的界面具有第二p型掺杂浓度，且所述第二p型掺杂浓度为所述第一p型掺杂浓度的100倍至10000倍。
2.如权利要求1所述的U形金属氧化物半导体组件的制造方法，其特征在于，覆盖所述罩幕层的方法包括：
在所述外延层、所述栅氧化层与所述沟渠式栅极上涂布一第一光阻层；以及
图案化所述第一光阻层。
3.如权利要求2所述的U形金属氧化物半导体组件的制造方法，其特征在于，图案化所述第一光阻层的步骤包括去除所述外延层的表面上的所述第一光阻层，并保留所述栅氧化层与所述沟渠式栅极上的所述第一光阻层。
4.如权利要求2所述的U形金属氧化物半导体组件的制造方法，其特征在于，图案化所述第一光阻层的步骤包括去除所述外延层的表面上以及部分所述沟渠式栅极上的所述第一光阻层，并保留所述栅氧化层上的所述第一光阻层。
5.如权利要求1所述的U形金属氧化物半导体组件的制造方法，其特征在于，所述罩幕层的覆盖区域大于或等于所述栅氧化层的顶面。
6.如权利要求1所述的U形金属氧化物半导体组件的制造方法，其特征在于，形成所述源极的步骤包括：
在所述外延层上形成露出所述沟渠式栅极的两侧的所述P型基极区的一第二光阻层；以及
进行N++植入步骤。
7.一种U形金属氧化物半导体组件，其特征在于，包括：
一基底，具有相对的第一表面与第二表面；
一外延层，形成于所述基底的所述第一表面上，且所述外延层具有一U形沟渠；
一P型基极区，形成于所述外延层中，且所述U形沟渠贯穿所述P型基极区；
一沟渠式栅极，形成于所述U形沟渠内；
一栅氧化层，位于所述沟渠式栅极与所述P型基极区之间的所述U形沟渠内，其中所述栅氧化层与所述沟渠式栅极的界面具有第一p型掺杂浓度、所述栅氧化层与所述P型基极区的界面具有第二p型掺杂浓度，且所述第二p型掺杂浓度为所述第一p型掺杂浓度的100倍至10000倍；
一源极，位于所述沟渠式栅极的两侧的所述P型基极区内；以及
一漏极，形成于所述基底的所述第二表面上。
8.如权利要求7所述的U形金属氧化物半导体组件，其特征在于，所述第二p型掺杂浓度为1E17/cm3～1E18/cm3。
9.如权利要求7所述的U形金属氧化物半导体组件，其特征在于，更包括：
一P型重掺杂区，形成于所述源极的外侧的所述P型基极区内；以及
至少一接触窗插塞，连接至所述源极与所述P型重掺杂区。
10.如权利要求9所述的U形金属氧化物半导体组件，其特征在于，所述P型重掺杂区的顶面低于所述源极的顶面，且所述接触窗插塞与所述源极的一侧面接触。
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