CN104157572A - 沟渠式功率半导体器件的制作方法 - Google Patents
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Abstract
本发明公开了一种沟渠式功率半导体器件的制作方法。首先提供一基底；再于所述基底上形成一外延层；于所述外延层中形成至少一栅极沟槽；于所述栅极沟槽内形成一栅极氧化层；再于所述栅极沟槽中形成一栅极；然后进行一离子注入工艺，于所述外延层中形成一源极掺杂区；再全面沉积一介电层，使所述介电层覆盖所述沟渠式栅极以及所述栅极氧化层；刻蚀所述介电层及所述外延层，以形成一接触洞；进行一基极离子注入工艺，经由所述接触洞于所述外延层中形成至少一掺杂区；以及进行一接触洞离子注入工艺，于所述接触洞底部形成一接触掺杂区。
Description
技术领域
本发明涉及一种半导体功率器件，尤其涉及一种沟渠式功率半导体器件的制作方法。
背景技术
在传统的功率晶体管中，平面型功率器件(DMOS)会因为信道区域(channel region)、聚集层(accumulation layer)以及结型场效应晶体管(JFET)的关系，使得导通电阻(on-resistance)上升。
为了降低上述区域的电阻，沟渠式功率晶体管器件(UMOS)于是被提出来，更因为UMOS结构不存在着JFET区域，因此可以缩小UMOS的器件单位尺寸(cell size)，以提高信道密度，可以进一步降低导通电阻。
本发明的目的即在于提供一种沟渠式功率半导体器件的制作方法，除了能降低导通电阻，更可以减少栅极氧化层因离子注入时所造成的伤害，提升栅极氧化层的质量以及降低次临限电流(sub-threshold current,Isub)。
发明内容
本发明一实施例提供了一种沟渠式功率晶体管器件的制作方法。首先提供一第一导电型的半导体基底；再于所述半导体基底上形成一外延层；于所述外延层中形成至少一栅极沟槽；于所述栅极沟槽内形成一栅极氧化层；再于所述栅极沟槽中形成一栅极；然后进行一离子注入工艺，于所述外延中形成一源极掺杂区；再全面沉积一介电层，使所述介电层覆盖所述沟渠式栅极以及所述栅极氧化层；刻蚀所述介电层及所述外延层，以形成一接触洞；进行一基极离子注入工艺，经由所述接触洞于所述外延层中形成至少一掺杂区；以及进行一接触洞离子注入工艺，于所述接触洞底部形成一接触掺杂区。
为让本发明的上述目的、特征及优点能更为明显易懂，下文中特举优选实施方式并配合附图作详细说明如下。然而如下的优选实施方式与附图是仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1至图9为依据本发明一实施例所绘示的沟渠式功率晶体管器件的制造方法示意图。
其中，附图标记说明如下：
10 半导体基底 122 栅极沟槽
11 外延层 123 凹陷区域
12 硬掩膜层 140 介电层
18 栅极氧化层 210 离子阱
20a 沟渠式栅极 230 接触洞
22 源极掺杂区 250 接触掺杂区
32 阻障层 300 基极离子注入工艺
34 金属层 310 掺杂区
112 开口 350 侧壁掺杂区
具体实施方式
请参阅图1至图9，其为依据本发明一实施例所绘示的沟渠式功率晶体管器件的制造方法示意图。首先，如图1所示，提供一半导体基底10，例如N型重掺杂硅基底，其可作为晶体管器件的漏极(drain)。接着，利用一外延工艺于半导体基底10上形成一外延层11，例如N型外延硅层。接着，可以在外延层11表面形成一硬掩膜层12，例如氧化硅或者氮化硅。
然后，如图2所示，利用光刻胶以及光刻、刻蚀等工艺，于硬掩膜层12中形成开口112。接着将光刻胶去除，然后，利用干刻蚀工艺，经由硬掩膜层12中的开口112刻蚀外延层11至一预定深度，如此以形成栅极沟槽122。
如图3所示，可以继续进行一氧化工艺，于栅极沟槽122表面形成一牺牲氧化层(未示于图中)，再以刻蚀将硬掩膜层12及牺牲氧化层去除，留下栅极沟槽122。
如图4所示，接着进行一热氧化工艺，于栅极沟槽122的表面形成一栅极氧化层18，接下来，进行一化学气相沉积工艺，全面沉积一多晶硅层(未示于图中)，以填满栅极沟槽122，再进行一刻蚀工艺，将部分厚度的多晶硅层蚀除，而剩下的多晶硅层则构成沟渠式栅极20a。此时，在沟渠式栅极20a上形成凹陷区域123。沟渠式栅极的组成除了多晶硅外，另可为金属栅极或为金属硅化物栅极等组成，但不限于此。
如图5所示，接着进行一离子注入工艺，于外延层11中形成紧邻栅极沟槽122的源极掺杂区22，例如N+源极掺杂区。然后可以进行热驱入工艺，进行掺质的驱入及扩散。上述离子注入工艺可以配合光刻工艺进行，先以光刻胶图案界定出待注入的源极区域，再进行离子注入工艺。
如图6所示，接着进行化学气相沉积工艺，全面沉积一介电层140，使介电层140覆盖沟渠式栅极20a以及栅极沟槽122外的栅极氧化层18，然后进行光刻工艺，先于介电层140上形成一光刻胶图案(未示于图中)，以界定出接触洞的位置，再利用光刻胶图案为刻蚀掩膜，刻蚀介电层140与外延层11至一预定深度，以形成接触洞230，然后去除光刻胶图案。
如图7所示，接着进行基极离子注入工艺300，经由接触洞230于外延层11中形成至少一掺杂区310，例如P型掺杂区。上述基极离子注入工艺300可以进行单次或多次掺杂，掺杂能量可以介于40KeV至1000KeV之间，掺杂剂量介于1012至1014atoms/cm2。
如图8所示，接着进行热驱入工艺，例如900℃至1200℃，针对掺杂区310进行掺质的驱入及扩散，以形成离子阱210。然后，进行接触洞离子注入工艺，于接触洞230底部形成接触掺杂区250，例如P+掺杂区，其离子注入能量可以介于40KeV至120KeV之间，离子注入剂量介于1012至1014atoms/cm2。随后进行一斜角度离子注入，将P型掺质注入在靠近栅极沟槽122的外延层11中，以形成侧壁掺杂区350。随后可以再进行快速热退火处理。
最后，如图9所示，可以继续沉积阻障层32及金属层34，并使金属层34填满接触洞230。
本发明特征在于：基极或P型离子阱210是在接触洞230形成后才形成，故在进行基极离子注入工艺300时，栅极沟槽122内的栅极氧化层18可以被介电层140保护而不受破坏。因此，本发明可以有效提升栅极氧化层的质量以及降低次临限电流(sub-threshold current,Isub)。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种沟渠式功率半导体器件的制作方法，其特征在于，包含：
提供一第一导电型的半导体基底；
于所述半导体基底上形成一外延层；
于所述外延层中形成至少一栅极沟槽；
于所述栅极沟槽内形成一栅极氧化层；
于所述栅极沟槽中形成一栅极；
进行一离子注入工艺，于所述外延层中形成一源极掺杂区；
全面沉积一介电层，使所述介电层覆盖所述栅极以及所述栅极氧化层；
刻蚀所述介电层及所述外延层，以形成一接触洞；
进行一基极离子注入工艺，经由所述接触洞于所述外延层中形成至少一掺杂区；以及
进行一接触洞离子注入工艺，于所述接触洞底部形成一接触掺杂区。
2.根据权利要求1所述的沟渠式功率半导体器件的制作方法，其特征在于，在形成所述接触掺杂区后，另包含有：
进行一斜角度离子注入工艺，将掺质注入在靠近所述栅极沟槽的所述外延层中，形成一侧壁掺杂区；以及
进行快速热退火处理。
3.根据权利要求1所述的沟渠式功率半导体器件的制作方法，其特征在于，在进行一基极离子注入工艺后，另包含有：
进行热驱入工艺，对所述掺杂区进行掺质的驱入及扩散，以形成一离子阱。
4.根据权利要求3所述的沟渠式功率半导体器件的制作方法，其特征在于，所述外延层具有所述第一导电型，所述离子阱具有一第二导电型，所述源极掺杂区具有所述第一导电型。
5.根据权利要求4所述的沟渠式功率半导体器件的制作方法，其特征在于，所述第一导电型为N型，所述第二导电型为P型。
6.根据权利要求3所述的沟渠式功率半导体器件的制作方法，其特征在于，所述热驱入工艺的温度介于900℃至1200℃之间。
7.根据权利要求1所述的沟渠式功率半导体器件的制作方法，其特征在于，所述基极离子注入工艺可以进行单次或多次掺杂。
8.根据权利要求1所述的沟渠式功率半导体器件的制作方法，其特征在于，所述基极离子注入工艺的掺杂能量介于40KeV至1000KeV之间，掺杂剂量介于1012至1014atoms/cm2。
9.根据权利要求1所述的沟渠式功率半导体器件的制作方法，其特征在于，所述接触洞离子注入工艺的离子注入能量介于40KeV至120KeV之间，离子注入剂量介于1012至1014atoms/cm2。
10.根据权利要求1所述的沟渠式功率半导体器件的制作方法，其特征在于，所述源极掺杂区紧邻所述栅极沟槽。
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