CN101667579A - 电荷平衡器件的结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体功率器件，该半导体功率器件设置在半导体衬底上且该半导体衬底包括若干深沟槽。该深沟槽由一外延层填充，因此形成一顶部外延层，其覆盖在深沟槽的顶部表面上方及覆盖在半导体衬底的上方。该半导体功率器件还包括若干设置在顶部外延层中的晶体管单元，从而半导体功率器件的器件性能取决于深沟槽的深度，而并非取决于顶部外延层的厚度。每一个晶体管单元包括一沟槽DMOS晶体管单元，该沟槽DMOS晶体管单元包括沟槽栅极，其开设在顶部外延层中，并填充有栅极介电材料。

Description

电荷平衡器件的结构及其制造方法
技术领域
本发明涉及垂直半导体功率器件，特别的，本发明涉及使用改善工艺的单层薄外延层，以简单的独立于目标击穿电压的制造工艺灵活的制造具有超级结点结构的规格可变的电荷平衡垂直半导体功率器件及其制造方法。
背景技术
传统的制造技术及器件结构希望通过降低电阻以提高击穿电压，但仍面临着许多制造上的困难。由于传统的高功率器件在制造时需要花费很多的时间、制程复杂、且制造成本昂贵，因此高电压半导体功率器件的实际和实质应用受到限制。就如同下面所要说明的，某些制造高电压功率器件的制程十分复杂，而且生产力低(low throughput)、产量低(low yields)。另外，半导体功率器件在被制造时，使用经过预处理后的在其上形成有外延层的晶圆(preprocessed wafer)，以替代裸晶圆(raw semiconductor wafer)。半导体功率器件的制造成本因此而上升。并且，半导体功率器件的功能与性能受形成外延层的制程因素支配。基于以上理由，此预处理后的晶圆(preprocessed wafer)的应用，进一步限制了功率器件的可制造性及生产的便利性，功率器件现在取决于用于制造半导体功率器件的原始预处理晶圆。
和现有技术相比，超级结点技术(super-junction technologies)的优点在于无须过度地增加导通电阻(Rdson resistance)的情况下，可实现高击穿电压(breakdown voltage，BV)。对于标准的功率晶体管单元(cells)来说，击穿电压主要设置在低掺杂漂移层(low-doped drift layer)。因此，漂移层使用较大的厚度，并且相对较低的掺杂率，以实现高电压率。然而，此也有大幅增加导通电阻(Rdson resistance)的影响。传统的功率器件，导通电阻具有一个大约如下的公式：
Rdson∝BV2.5
相比之下，具有超级结点(super-junction)结构的器件具有电荷平衡漂移区域。导通电阻(Rdson resistance)与击穿电压之间有一个更有利的公式，这个公式可表示为：
Rdson∝BV
对高电压应用来讲，最好可以通过设计和制造具有超级结点结构的半导体功率器件来改善器件性能以降低导通电阻，并实现高击穿电压。与漂移区域内的沟道区域紧邻，形成具有相反的导电类型的区域。由于漂移区域可能为高掺杂，因此紧邻沟道的区域亦需要为导电类型相反的类似的高掺杂。在关断状态(off state)时，漂移区域与沟道区域电荷平衡，因此漂移区域处于耗尽(depleted)状态以支持高电压。此称为超级结点效应。在开启状态(on state)时，因为较高掺杂浓度的关系，漂移区域具有较低的导通电阻。
然而，当用于制造功率器件时，传统的超级结点技术仍有技术上的限制以及困难。明确地来说，在某些传统的结构中，多外延层(multiple epitaxiallayers)及/或多埋藏层(buried layers)是必须具备的。根据前述制造工艺，在许多器件结构中，多次的回蚀刻(etch back)及化学机械研磨(chemical mechanicalpolishing，CMP)工艺都是必须的。再者，这些制造过程所需要的设备，与标准的晶圆代工制程设备并不兼容。举例来说，许多标准的高体积半导体晶圆代工公司(high-volume semiconductor foundries)，其有针对氧化层的化学机械研磨(chemical mechanical polishing，CMP)设备，但是并没有针对硅晶圆的化学机械研磨设备，但是硅晶圆的化学机械研磨设备却是某些超级结点方案所必须具备的。另外，这些设备的结构都很特别，且制程上并无助于低电压到高电压的应用。换言之，某些方案，将会太浪费及/或太冗长(lengthy)而不能应用于高电压率。如以下将会进一步检视和讨论，这些传统功率器件有不同结构特征及不同的制造方法，每一种传统功率器件在制作上都有其受限的地方及困难之处，以至于防碍现在市场上需要的这些器件在实际上的应用。
对于高电压应用来说，有三种基本类型的半导体功率器件结构。第一种半导体功率器件结构如图1A所示，为一标准的VDMOS结构，且其不包括电荷平衡的功能特点。基于这个原因，根据I-V特性测量表现和此类设备的仿真分析的进一步确认，击穿电压增强没有超过一纬理论优值(figure ofmerit)，即约翰逊限值(Johnson limit)。为了满足高击穿电压的需求，由于低漏极漂移区域掺杂浓度，此类结构的半导体功率器件通常有相对高的导通电阻(on-resistance)。为了减轻导通电阻(Rdson resistance)，此类器件通常需要较大的芯片尺寸。尽管这种器件具有制程简单、制造成本低等制造上的优势，但是由于以上所讨论的缺点，此类器件对于标准封装的高电流低电阻应用是不可行的。芯片成本变得极其昂贵(由于每个晶圆上没有几个芯片)，且芯片太大而不适合标准可接受封装。
第二种半导体功率器件，其结构为具有2个方向的电荷平衡，以达到击穿电高于具有预设电阻(given resistance)的约翰逊限值，或达到电阻(即导通电阻×面积)低于具有预设击穿电压(given breakdown voltage)的约翰逊限值。此种半导体功率器件结构通常需要以超级结点技术产生。在超级结点结构中，电荷平衡沿着平行于垂直功率器件的漂移漏极区域的电流流向，基于PN结点，如英飞凌(Infineon)公司的CoolMOSTM结构，及实施在没有氧化物(oxidebypassed device)的器件中的场效电板(field plate)技术，可以使得器件实现较高的击穿电压。第三种半导体功率器件结构，包括3个方向的电荷平衡，两个侧向上的和一个垂直方向上的。由于本发明的目的在于以实施超级结点技术达到两个方向上的电荷平衡，以此改善器件的结构配置和制作工艺，因此，下面讨论具有超级结点的器件的限制和困难：
图1B是具有超级结点的器件在维持特定的击穿电压下通过增加漂移区域的漏极掺杂浓度，来降低电阻率(Rsp有源区域的电阻率)的剖面图。通过在提供形成在漏极上的P型垂直圆柱来实现电荷平衡，结果是在高电压下漏极侧向和完全的耗尽，因此，夹止及保护沟道以免受N+衬底上漏极的高电压。这种技术已在欧洲专利0053854(1982)，美国专利4,754,310，尤其是美国专利5,216,275中的图13中所公开。在这些先前技术中，超级结点形成为N型和P型掺杂的垂直圆柱。垂直DMOS器件中，如图所示，通过侧壁掺杂(sidewall doping)以形成掺杂圆柱，可实现垂直电荷平衡。如美国专利4134123 and美国专利6037632所述，除掺杂圆柱之外，对浮岛(floating islands)实施离子注入的掺杂可以增加击穿电压或减低电阻。这些超级结点的器件结构，仍然(relies on)依靠P区域的耗尽，以保护栅极或通道。因为电荷储存(storage)及转换因素(issues)，浮岛结构受到技术的限制。
对于超级结点类型的器件，其制造方法一般都非常复杂、制造成本昂贵且需要较长的制程时间，由于该结构器件需要很多道的制程步骤、一些制程步骤相当缓慢，且生产量很低的实际情况。更明确地来说，这个制程步骤涉及大量的外延层及埋藏层(buried layers)。在大部分的制程中，部份的结构需要深沟槽完全穿越漂移区，及需要回蚀刻或化学机械研磨。因为这些理由，传统的结构及制造方法受到制程缓慢、制程成本高昂的限制，且对广泛应用而言是不经济的。
因此，仍然需要在功率半导体器件的设计和制造技术上提供新的器件结构和制造方法，以解决上述诸多的问题。
发明内容
因此，本发明的一方面在于提供一种新的和改良的半导体功率器件及制造方法，以简单及传统的制程步骤，即通过对深沟槽进行沟槽侧壁掺杂，而不需要延伸到整个垂直漂移区域，从而在飘移区域中形成掺杂圆柱，以达到电荷平衡。且不需要实施回蚀刻(etch-backs)或化学机械研磨(chemicalmechanical Polishing，CMP)，以此方式减少制程步骤，而仅需要形成单薄外延层，在其中生成垂直沟漕，在围绕沟漕区域的顶部表面上实现超级结点结构。深沟槽位于漂移区域中，通过其与漂移区域达到电荷平衡来提供超级结点效应。本发明公开的超级结点结构可独立于击穿电压的目标范围实现。本发明的制程步骤简单，且可以采用传统、标准的制程和设备来制造本发明的半导体功率器件。本发明的制程步骤更为简单，是因为半导体功率器件的晶体管部分(如，沟槽栅极DMOS)是自动对准的(self-aligned)。因此，本发明能克服上述现有技术中所提及的缺点及问题。
本发明的另一方面在于提供一种新的和改良的半导体功率器件及制造方法，在垂直沟槽中形成P-外延层，且该P-外延层包括一个薄的顶部外延层，该顶部外延层覆盖在位于垂直沟槽上方的沟槽周缘区域的顶部表面之上。P-外延层填充至深沟槽中，且薄顶部外延层实际上是与P-外延层同时形成的同一单外延层。金属氧化物半导体场效应晶体管(MOSFET)单元形成在这个薄顶部外延层上。沟槽栅极开设在顶部外延层中，且结合沟槽栅极中的沟槽侧壁及沟槽底部的掺杂注入区域，从而消除(eliminate)沟槽栅极深度及P-外延层的掺杂浓度对沟道性能的敏感性产生的影响。沟槽栅极允许垂直沟槽与形成在半导体衬底中的漂移区域上方的源极区域连接的结构形式。通过简单且传统的制造步骤，能控制并校正晶体管单元的性能(performance)。本发明公开的超级结点(super-junction)结构更可调整以符合更宽广范围的应用。本发明的又一方面在于提供一种新的和改良的半导体功率器件及制造方法，其形成功率半导体单元，该功率半导体单元形成在P-外延层的薄顶部外延层中，该P-外延层覆盖在垂直沟漕上方以及其上方周缘区域的上表面。在P-外延层填充至深沟槽中之前，对深沟槽的侧壁实施离子注入，使围绕于深沟槽周围的区域的掺杂浓度可以调整。N掺杂注入因此提供了N圆柱电荷控制，进一步调整及协调不同类型应用的半导体功率器件的效果。
本发明的又一方面在于提供一种新的和改良的半导体功率器件及其制造方法，其形成功率半导体单元，该功率半导体单元具有形成在薄的顶部P-外延层中的浅沟槽栅极，其中，该顶部P-外延层覆盖在垂直沟漕上方以及其上方周缘区域的上表面。器件沟道性能可以通过沟槽底部掺杂注入和沟槽侧壁掺杂注入来调整。沟槽的底部及侧壁掺杂注入用于补偿P-外延层，且确保有适当的聚合区域和沟道区域。
本发明又一方面在于提供一种新的和改良的半导体功率器件及制造方法，在P-外延层的薄顶部外延层上形成具有较深沟漕栅极的功率晶体管单元，该P-外延层的顶部外延层覆盖在垂直沟漕上方以及其上方周缘区域的上表面。深沟槽栅极穿过薄顶部外延层，且延伸到N衬底区域，因此不再需要沟槽底部掺杂的步骤。
简单的说，本发明的较佳实施例公开了一种半导体功率器件，其设置在半导体衬底中，且该半导体衬底具有若干深沟槽。该深沟槽中填充外延层，且一顶部外延层覆盖在深沟槽的顶部表面上及半导体衬底上。该半导体功率器件还包括若干晶体管单元，其设置在顶部外延层中，半导体功率器件的性能取决于深沟槽的深度，而不是取决于顶部外延层的厚度。每一个晶体管单元包括一沟槽双重扩散金属氧化物半导体(DMOS)晶体管单元，该晶体管单元包括沟槽栅极，该沟槽栅极开设在顶部外延层中，且填充入栅极介电材料。在一个实施例中，每一个晶体管单元包括一沟槽DMOS晶体管单元，其包括沟槽栅极，该沟槽栅极开设在顶部外延层中，并穿过该顶部外延层延伸进入至半导底衬底的顶部部分，该沟槽栅极中填充栅极介电材料。在另一个实施例中，每一个晶体管单元包括沟槽DMOS晶体管单元，其包括沟槽栅极，该沟槽栅极开设在顶部外延层中，该沟槽栅极的深度小于或等于顶部外延层的厚度，且在该沟槽栅极中填充栅极介电材料。在另一个实施例中，每一个DMOS晶体管单元还包括围绕沟漕栅极侧壁的栅极侧壁掺杂区域，以及位于沟漕栅极下方的栅极底部掺杂区域。在另一个实施例中，每一个晶体管单元包括位于顶部外延层中的垂直晶体管单元。与深沟槽相邻的半导体衬底部分作为垂直晶体管的飘移层，通过与深沟槽中的部分外延层达到电荷平衡而实现超级结点效应。半导体功率器件更包括一漏极接触掺杂区域，其围绕靠近半导体衬底底部表面的深沟槽的底部部分，用以连接漏极电极。在其它的实施例中，半导体功率器件更包括一底部金属层，其组成漏极电极，与漏极接触掺杂区域连接。
本发明更公开一种在半导体衬底上制造半导体功率器件的方法，该制造方法包括开设若干深沟槽，且在深沟槽中填充外延层并使外延层溢流(overflowing)的步骤，溢流的外延层部分则覆盖在具有顶部外延层的半导体衬底的顶部表面之上。这个制造方法更包括在顶部外延层中形成若干晶体管单元的步骤，该晶体管单元用以调整半导体功率器件的性能，该性能取决于深沟槽的深度，而并非取决于顶部外延层的厚度。在一实施方式中，该制造方法还包括对深沟槽侧壁注入掺杂离子，使得位于深沟槽之间的半导体衬底区域中形成具有梯度的掺杂浓度，且通过调整掺杂梯度的掺杂浓度来调整半导体功率器件的性能。在另一实施方式中，该制造方法不包括对深沟槽侧壁注入掺杂离子的步骤，而通过选择一个本身即具备适当初始掺杂浓度的衬底来形成掺杂圆柱。在另一实施方式中，这个制造方法更包括通过调整深沟槽宽度来控制顶部外延层厚度的步骤。
通过阅读以下结合附图的具体实施例的详细描述，对本领域的普通技术人员来说，本发明的上述和其他优点以及效果是显而易见的。
附图说明
图1A-1B是使用现有技术制造的传统垂直功率器件结构的剖视图；
图2-8是本发明中具有超级结点(Super-Junction)结构的高压功率器件的不同实施例的剖视图；
图9A-9M是图2所示的具有超级结点结构的高压功率器件的制造工艺步骤的剖视图；
图10A-10D为具有沟槽栅极的MOSFET器件的制作流程示意图；
图11是显示以零度倾斜注入工艺在以外延层填充的深沟槽之下形成漏极接触区域的剖视图；
图12A-12M是本发明中具有超级结点结构的电荷平衡功率器件的另外一个实施例的制造工艺过程的系列剖视图；
图13A-13M是本发明中具有超级结点结构的电荷平衡功率器件的另外一个实施例的制造工艺过程的系列剖视图。
具体实施方式
如图2所示是金属氧化物半导体场效晶体管(MOSFET)器件100的剖面视图，该图显示了本发明中的MOSFET器件100的新概念，包括新的结构和新的制造特征。MOSFET器件100将在图3中做更进一步的描述和解释。MOSFET器件100设置在N型衬底105上，该N型衬底105包括一个N+掺杂底部区域120，该N+掺杂底部区域120作为漏极接触区域，且通过填充有P-外延层的深沟槽130掺杂(如图3所示，在背面研磨(back grinding)进行)。MOSFET晶体管单元设置在单层薄P-外延层上，单层薄P-外延层填充外延圆柱沟槽130，且围绕P-外延圆柱覆盖其上表面。在薄P-外延区域的顶部形成P-本体区域150，该P-本体区域150围绕填充有栅极多晶硅的沟槽栅极145。P-本体区域150还包含围绕沟槽栅极145的源极区域155。请注意，P-外延层130与N+衬底区域105具有相反的导电类型。沟槽栅极145的外部设置有栅极氧化层140为衬垫，并在该沟槽栅极145的上方覆盖有绝缘层160，该绝缘层160设置有接触开口以允许源极接触金属可以接触位于栅极沟槽145之间的源极本体区域。有源区域形成在P-外延层上方的平坦区域，并远离直接位于深沟槽130上方的缝隙。纤细的沟槽栅极形成在位于深沟槽130之间的外延层的上部区域，该上部区域表面平坦且光滑。因为这个原因，对于这个半导体功率器件而言，不需要对P-外延层实施化学机械研磨(Chemicalmechanical polishing，CMP)。
图2所示的半导体功率器件提供了单层薄外延层以形成沟槽栅极，并以栅极多晶硅通过开口填充该沟槽。这个新的结构实现了独立于特殊(particular)击穿电压的要求的超级结点(super-junction)结构。这个新的结构达成超级结点的性能，即，其性能在约翰逊限值(Johnson Limit)之下，所具有的击穿电压与形成在起始衬底上的外延层的厚度无关。半导体衬底中的沟槽深度(和衬底的掺杂浓度、以及其他在沟槽内进行的注入及扩散)决定了击穿电压的大小。外延硅(epitaxial silicon)生长的厚度仅是影响蚀刻在硅衬底上的沟槽宽度的因素之一。传统的功率器件并不具有这种性能，其必须生成一外延层，且该外延层具有和理想的击穿电压成比例的厚度。
上述结构可以灵活地被扩展，且通过应用简单的制造技术即可制造该功率器件。例如，通过使用增长几微米的单外延硅层，以及使用一单沟槽，该单沟槽通过刻蚀形成的深度和理想的击穿电压成比例(对于击穿电压大于200伏特的情况，沟槽深度大约是10～15微米；对于击穿电压大于600伏特的情况，沟槽深度大约是40～50微米；对于击穿电压大于900伏特的情况，沟槽深度大约是70～90微米)，可以实现具有低于约翰逊限值、且具有较宽范围的击穿电压(例如，200伏特～900伏特)的低比电阻的器件。
另外，位于外延层130内顶部部分的晶体管部分，是沟槽栅极双扩散金属氧化物半导体场效晶体管(trench gate DMOS)器件结构，该器件结构是自动对准的，而且能方便简单的制作出来。
图3是MOSFET器件100的剖面图，其具有图2所示器件的基本结构和新结构，且依据以下图9A～图9M所描述的工艺制造。MOSFET器件100设置在N型衬底上，该N型衬底包括一个N+掺杂底部区域120，其作为漏极接触区域，正好位于底部漏极电极110的上方并与之接触。漏极接触区域120通过深沟槽130进行掺杂。每一个深沟槽130内填充一P-外延层，该P-外延层填满所述沟槽并覆盖围绕在沟槽130的上表面上。MOSFET晶体管单元设置在单层薄P-外延层上，该单层薄P-外延层填充外延层圆柱沟槽130且覆盖并围绕P-外延圆柱的上表面。在该薄P-外延层的顶部上方形成有P-本体区域150，该P-本体区域150围绕由栅极多晶硅填充的沟槽栅极145，该沟槽栅极145位于沟槽中，且该沟槽穿过顶部外延层130。P-本体区域150更进一步地包含围绕于沟槽栅极145周围的源极区域155。沟槽栅极145的外部设置有作为衬垫的栅极氧化层140，并在该沟槽栅极145的上方覆盖有绝缘层160。该绝缘层160具有接触开口，以使得位于金属势磊层165(metal barrierlayer)上的源极接触金属170和位于沟槽栅极145之间的源极本体区域相接触。围绕于P-外延圆柱沟槽130的N衬底区域125中注入N-掺杂物以产生横向掺杂浓度梯度，以实现N-圆柱(N-column)电荷控制。通过确保填充沟槽的P-外延层的电荷(electrical charges)达成横向平衡(即该平衡是沿着一个距离，该距离垂直于垂直MOSFET结构的漂移区域的漏极电流，因此当MOSFET处于关闭状态时就会耗尽)，可以实现超级结点或者电荷平衡效应。换言之，在制造的公差范围内，填充在该沟槽中的P-外延层的电荷(electricalcharges)，大体上等同于邻接N-衬底的N-漂移区中的电荷。通过或者控制N-衬底的掺杂，或者通过控制添加任何额外N-掺杂离子的N-衬底的掺杂，可以控制并调整N-漂移区域的电荷数量，其中所述的掺杂可被注入到深沟槽的侧壁上。N-漂移区域为衬底125的一部分，其位于N+掺杂底部区域120的上方，且位于晶体管单元的下方。对理想的实施例来说，理想的目标电荷是每立方厘米中的有1E12个数量相同的P型离子和N型离子。在制造过程中，当越灵活的通过控制离子注入剂量、离子注入退火(implant annealing)、衬底掺杂浓度、外延掺杂浓度、沟槽深度、沟槽宽度、沟槽形状，及其他制程步骤上的参数，来控制电荷数量，就越能使器件的结构达到优化，最好的情况是调节到在预设的击穿电压下实现低比电阻。
MOSFET晶体管单元还包括沿著栅极侧壁(gate sidewalls)的N型掺杂注入区域135-S，以及位于栅极沟槽(gate trench)底部的N型掺杂注入区域135-B。围绕栅极145的侧壁和底部掺杂注入区域用于消除MOSFET功率器件的沟道相对于沟槽深度及P-外延掺杂浓度的敏感度。该实施例的新结构，是基于在位于N-型衬底上的P-外延层内形成的高性能MOSFET结构的考虑。P-外延层的生长具有最小的回蚀刻(etch-back)或完全没有回蚀刻(etch-back)。作为MOSFET，其必须具有源极、漏极和本体，且源极和漏极具有相同的导电类型，本体和漏极具有相反的导电类型，同时还具有一个聚合区域(accumulation region)，该聚合区域用来将沟道与漏极连接。当实施一个沟槽栅极垂直MOSFET(trench-gate vertical MOSFET)结构时，源极位于该MOSFET的上方，且沟道形成在位于源极下方且沿着栅极沟槽侧壁的本体区域中。该聚合区域必须形成在本体区域和漏极之间。对于本发明公开的一种具有新配置的高电压结构，当形成在N型衬底的顶部水平表面上方的P-外延层的厚度太厚时，高性能的垂直沟槽栅极MOSFET将会很难实现。对于具有厚的P-外延层的栅极沟槽而言，其必须足够深以为了到达并穿过该N-漂移漏极区域。结合了厚的P-本体区域的深沟槽，由于其带来的长沟道和高沟道电阻，因此会导致垂直DMOS结构具有低性能。因此，在本发明的实施例中，相对于栅极沟槽一般介于0.8微米～1.5微米之间的典型深度范围，P-外延层的厚度较大，一般介于1微米～3微米之间，且对沟槽栅极的侧壁及底部实施附加的掺杂(additional dopant)。附加的掺杂注入是用来补偿在邻近栅极沟槽的聚合和漏极区域的P-外延区域，以为了实现具有高性能的垂直沟槽DMOS器件。因此，在制造MOSFET功率器件之前，增加倾斜或未倾斜的注入离子至沟槽栅极中的步骤，可使沟槽栅极独立于这些区域中的P-外延层厚度和掺杂浓度，从而实现高性能的沟槽栅极MOSFET器件。
应当注意，图3所示的实施例中，栅极沟槽到达并穿过P-外延层，因此，可选择N-型注入来优化MOSFET的性能，而不需要完全补偿(without the needto compensate completely)P-掺杂区域，例如，在栅极沟槽侧壁上的P-外延层。注入的种类优选磷(phosphorus)、砷(Arsenic)或锑(Antimony)。注入的能量范围介于50KeV～200KeV之间。对于底部掺杂，注入的倾斜角度为0度，而侧壁的注入倾斜角度为+/-5～15度(+/-5 to 15 degrees)之间。注入剂量介于1E11～1E13的范围内。
图4是本发明MOSFET功率器件的另一可替代实施例的剖视图，其与图3相近似，不同之处在于，在制造过程中，图4中的N-型衬底区域125’未注入N型掺杂物以实现电荷控制的作用。该实施例并未要求附加的N-掺杂区域来结合(incorporation)深沟槽中的侧壁，因为本实施例假设N-衬底的起始掺杂浓度已足够确保与生长于深沟槽内的P-外延层的电荷平衡。当掺杂浓度的实际值能达到所须的电荷平衡时，例如，达到大概绝对值为每立方厘米具有1E12个电荷的P型电荷以及N型电荷的目标，那么N-衬底的起始掺杂浓度是足够的。当衬底浓度在允许的误差范围内能达到电荷平衡目标时，用于完成电荷控制的掺杂注入就不需要了(例如，在制造过程中，正负10％的误差范围都视为N衬底具有足够的掺杂浓度)。
图5是本发明MOSFET功率器件的另一实施例的剖视图，其与图3近似，但不同之处在于图5中并不具有图3中所示的沟槽侧壁掺杂注入区域135-S以及沟槽底部掺杂注入区域135-B。当沟槽栅极145具有较大的深度，延伸穿过了外延层130并伸入衬底区域125中，且外延层的长度不太长时，就不再需要应用沟槽侧壁和沟槽底部掺杂注入区域来消除沟道相对于沟槽栅极深度的敏感性。
图6是本发明的MOSFET功率器件的另一实施例的剖视图，其与图3近似，但不同之处在于相较于图3中的MOSFET的沟槽栅极来说，图6中的MOSFET具有深度比外延层更浅的沟槽栅极。该MOSFET器件包括栅极沟槽侧壁掺杂区域135-S和栅极沟槽底部掺杂区域135-B，用来补偿P-外延层130，及确保有适当的聚合区域与沟道区域。本实施例的MOSFET功率器件结构可选用具有相对厚的P-外延层，或是浅栅极沟槽，或是结合应用两者的方式实施。栅极沟槽并未接触到N型漏极区域。为了确保适当且高效的晶体管运行，栅极沟槽中的较低部分必须掺杂N型离子，以确保有一个聚合区域能使得漏极连接到有源沟道，该有源沟道形成在沿着栅极沟槽侧壁的本体区域中。
传统的晶圆具有一重掺杂衬底，且在该重掺杂衬底的上方具有一浅掺杂层。然而图1～图6所示的功率器件由一个未掺杂的晶圆(plain wafer)制作出来，其起初并没有外延层。如此可以节省可观的晶圆成本，但是需要进行通过深沟槽掺杂底部和背部研磨晶圆的额外步骤。图7及图8中的器件，使用具有N+重掺杂底部衬底121的传统晶圆，及一生长于该N+重掺杂底部衬底121上方的较低重掺杂N-型顶部衬底层126。在传统的晶圆中，该N-型顶部衬底层126是一外延层，然而为了避免混淆，在这里我们称它为顶部衬底层。图7是本发明的MOSFET功率器件的另一实施例的剖视图，其与图3近似，但不同之处在于以P-外延层填充的深沟槽130，现在则是位于N型顶部衬底层126中，且延伸到与N+重掺杂底部衬底区域121相接触。图3中所示的通过分离的掺杂注入制程形成的分离漏极接触区域在此也不再需要。在本实施例中替代使用高掺杂底部衬底区域121，(对N-沟道器件注入N+离子)和生长在该底部衬底121(其为标准半导体晶圆配置，用于大多数垂直功率器件)上方的N-型顶部衬层层126。相对于传统晶圆的外延层，顶部衬底区域可以更薄，因此节省成本。在这个实施例中，背部研磨(backsidegrinding)是不必要的。金属漏极电极110形成在高掺杂底部衬底区域121的下方。
本实施例中消除了漏极接触掺杂注入的步骤(在深沟漕的底部)，因此，和先前的实施例相比，减少了制程步骤。
图8是MOSFET器件的另一实施例的剖视图，其与图7近似，不同之处在于图8中所示的以P-外延层填充的深沟槽130所具有的深度浅于高掺杂N+底部衬底121，该N+底部衬底121连接金属漏极电极110。
图9A～图9M显示了如图2所示的电荷平衡半导体功率器件的制程的一系列示意图。图9A显示了一初始硅衬底(starting silicon substrate)，其包括N衬底205，N衬底205的电阻率大约是10ohm/cm。起初，N衬底205并没有外延层。在其上沉积或热生长(thermally grown)一厚度为0.1微米～1.5微米的硬掩膜氧化层212(hard mask oxide layer)。然后应用一个临界尺寸(criticaldimension，CD)约为1微米～5微米的沟漕掩膜(图中未示)来进行氧化蚀刻(oxide etch)，以开设若干沟漕蚀刻窗口，然后去除光阻蚀剂(photoresist)。对N衬底205实施硅蚀刻以开设若干深度为40-50微米的深沟槽214，使得器件可在大约650伏的电压下运行。依据蚀刻器以及蚀刻化学模型的类型，也可以选择使用光阻蚀剂掩膜代替图中所使用的硬掩膜氧化物层212来图案化和开设沟槽。沟槽开设的范围约为1微米～5微米之间，对大多数应用来说较好为3微米(沟槽开设通过前面提到的沟槽掩膜决定)。然后，对晶圆实施清洗制程。在图9B中，或通过氧化物沉积或通过热生长制程来形成共形氧化层(conformal oxide layer 215)。然后，若沟槽底部表面的氧化层较厚时，则可选的进行非等向性反应离子式蚀刻(RIE anisotropic etch)，从沟槽底部表面的底部开始清除所述的氧化层。当氧化层215的厚度介于0.015微米～0.1微米之间时，则制程不包括该可选的RIE步骤；而当氧化层215的厚度介于0.1微米～0.4微米之间时，制程则包括该可选的RIE步骤。通过相对于沟槽侧壁零度倾斜注入N+离子，即垂直注入，来执行漏极接触注入。注入的剂量最好是大于1E15，以形成直接位于深沟槽214下方的漏极接触区域220。对漏极接触区域220注入的N型离子可选用磷(phosphorus)或砷(arsenic)离子。对漏极接触区域220进行高剂量的漏极接触注入时，沿着沟槽侧壁的氧化层215可保护沟槽侧壁。
在图9C中，对沟槽的侧壁注入N-型离子，例如磷(PhosPhorus)离子来决定N区域的掺杂浓度。以剂量为5E11～2E13，倾斜角度介于5度～15度的旋转注入来形成位于沟槽之间的由沟槽深度决定的N-区域225。在图9D中，在温度介于摄氏1050度～摄氏1200度的情况下，使用低压氧气和/或氮气进行30分钟～60分钟的高温退火操作，该高温退火操作用于扩散N+漏极接触区域220，且横向扩散侧壁注入N-区域225。此时N-区域225会形成一横向的N-型离子浓度梯度，越靠近深沟槽侧壁的地方，浓度越高。为了达到与P-外延层230(将要开始增长)的电荷平衡(超级结点效果)，使用侧壁注入来调整沿着相对于深沟槽的横向方向的衬底205区域的N-型离子浓度。可替代侧壁注入的方法是，衬底205在初始阶段就形成实现超级结点效果而所需要的N型离子浓度。在图9E中，氧化层212和氧化层215通过蚀刻的方式移除，然后再生成P掺杂浓度介于1E15～1E16之间或更高(取决于预期的击穿电压)的P-外延层230。P-外延层230的厚度足以填充沟槽214。以宽度大约3微米的沟槽214为例，位于N-区域225顶部上方的P型外延层230的厚度约为1.5微米～2微米。在图9F中，沉积厚度约0.5微米～1.5微米的氧化层作为硬掩膜层(未显示)，接着应用栅极沟槽掩膜(未示)来蚀刻硬掩膜氧化层，然后再移除光阻蚀剂。栅极沟槽的宽度一般介于0.4微米～1.5微米之间。对P-外延层230实施硅蚀刻并形成沟槽栅极开口232(trench gateopenings 232)，沟槽栅极开口232的深度约1微米～2.5微米，其穿过P-外延层230并进入位于外延圆柱沟槽230之间的N-掺杂区域225中。接着进行晶圆清洗制程，并可选择的进行圆孔蚀刻(round hole etch)，以平滑栅极沟槽表面，接着进行另一个晶圆清洗制程。
在图9G中，在移除了上述氧化硬掩膜后，可以继续沉积一层薄的屏蔽层(screen layer)234，来覆盖栅极沟槽232的侧壁和底部表面。可选的，如果栅极沟槽232太浅，继续以+/-7度的倾斜角度对沟槽侧壁进行离子注入以补偿P-外延层230，随后以0度的倾斜角度对沟槽底部进行离子注入以补偿P-外延层230。对栅极沟槽的侧壁和底部表面实施离子注入后会分别形成侧壁掺杂区域235-S和底部掺杂区域235-B，以用来消除MOSFET器件的沟道相对于栅极沟槽深度和P-外延层230的掺杂浓度的敏感度。在图9H中，移除屏蔽氧化层234后，生成热栅极氧化层240，根据器件的电压等级，该热栅极氧化层240的厚度为0.01微米～0.1微米。然后在栅极沟槽232中沉积一栅极多晶硅层245。该栅极多晶硅层245最好进行原位(in-situ)N+掺杂，若其不进行原位N+掺杂，则可采用离子注入或扩散的方式进行N+掺杂。再对栅极多晶硅层245从围绕沟槽栅极245的顶部表面处进行回蚀刻(etched back)。
在图9I中，对于NMOS器件，应用可选的本体掩膜(图中未示)对本体区域实施硼离子注入，注入的剂量范围约介于3E12～1E14之间，接着在介于摄氏1000度～1150度之间的温度下进行本体驱动制程(body driveProcess)，以在围绕沟槽栅极245的外延层230中形成P-本体区域250。在图9J中，应用可选的源极掩膜(图中未示)实施源极掺杂注入。该源极注入掩膜可选的用于保护形成P-本体接触区域的位置。对源极实施源极离子掺杂时，可以采用砷(arsenic)离子，离子剂量约4E15，注入能量约70KeV，注入倾斜角度为0度，然后进行源极退火操作以扩散源极区域255，退火的温度大约介于摄氏800度～摄氏950度之间。在图9K中，以低温氧化物(LowTemperature Oxide，LTO)沉积形成的介电层260和硼磷硅玻璃(BPSG)层形成在顶部表面，接着进行BPSG流动制程。然后，应用一个接触掩膜(图中未示)进行氧化蚀刻，以在BPSG层260上蚀刻接触开口。实施P+本体接触注入，其作为可选的步骤，接着在本体接触注入后进行回流(reflow)。在图9L中，进行势垒金属沉积，以在顶部表面上覆盖一势磊金属层265，然后进行厚金属沉积以形成源极金属层270。应用金属掩膜(图中未示)蚀刻及图案化源极金属，并使栅极连接金属化。在沉积介电层以钝化器件表面，并图案化该钝化层以形成结合衬垫开口(bond pad openings)(图中未示)以后，该整个制程完成。随后可以形成最终合金。为了简洁，此处对于上述这些标准制造过程就不特别介绍了。在图9M中中，实施背部研磨(backside grinding)操作，从衬底的底部表面开始移除衬底205的低掺杂部分，然后形成一背面金属层210来接触掺杂浓度较高的漏极区域220。可通过直接在晶圆的背面沉积TiNiAg层(在漏极区域220下方)来形成该背面金属层210。背部研磨操作具有几微米甚至低于1微米的厚度控制，因此可以实现可靠的背部接触来形成漏极电极层210，以接触位于衬底205底部的N+漏极区域220。
图10A～图10D是一系列剖面视图，用以说明制作具有沟槽栅极的MOSFET器件的流程示意图，该MOSFET器件的沟槽栅极的深度浅于P-外延层230。如图10A所示，图9A～图9F所示的制作步骤可类似应用于此，用于在被氧化物硬掩膜层212围绕的外延层230中开设栅极沟槽232。栅极沟槽232的深度比外延层230的深度要浅。栅极沟槽232的底部表面位于N衬底225的上方且与该N衬底225之间存在一段距离。该制程也是接着进行晶圆清洗和可选择的进行圆孔蚀刻制程来平滑栅极沟槽表面，并接着进行另一个晶圆清洗过程。薄的屏蔽层234沉积在栅极沟槽232的侧壁和底部表面上。在图10B中，由于浅栅极沟槽232，以+/-7度的相同倾斜角度对沟槽侧壁进行旋转离子注入以补偿P-外延层230，随后以0度的倾斜角度对沟槽底部进行离子注入以补偿P-外延层230。对栅极沟槽的侧壁和底部实施离子注入后会分别形成侧壁掺杂区域235-S和底部掺杂区域235-B，以用来消除MOSFET沟道相对于沟槽栅极深度和P-外延层230的掺杂浓度的敏感度。厚氧化物硬掩膜212保护顶部表面以避免栅极沟槽注入。在图10C中，移除屏蔽氧化层234后，生成热栅极氧化层240，根据器件的电压等级，该热栅极氧化层240的厚度为0.01微米～0.1微米。然后在沟槽232中沉积并生成一栅极多晶硅层245。该栅极多晶硅层245最好进行原位(in-situ)N+掺杂，若其不进行原位N+掺杂，则可采用离子注入的方式进行N+掺杂。再对栅极多晶硅层245从围绕沟槽栅极245的顶部表面处进行回蚀刻(etched back)。在图10D中，对于NMOS器件，应用可选的本体掩膜(图中未示)对本体区域实施硼离子注入，注入的剂量范围约介于3E12～1E14之间，接着在介于摄氏1000度～1150度之间的温度下进行本体驱动制程，以在围绕沟槽栅极245的外延层230中形成P-本体区域250。即使沟槽栅极245的深度浅于P-外延层230，聚合区域及沟道区域形成在沟槽栅极245的周围及下方。接着实施如图9J～图9M所示的制程步骤，以完成MOSFET器件的制作过程。
图11显示的制程步骤与图9B所示的方式略有不同。图11显示了通过高温沉积氧化物(High Temperature deposited Oxide，HTO)的工艺沉积氧化层215或热生长共形氧化层215的步骤。在深沟槽的注入步骤中，制程跳过了以非等向性反应离子式蚀刻(RIE anisotropic etch)来清除残留于深沟槽底部的屏蔽氧化层的步骤。通过相对于沟槽侧壁零度倾斜注入N+离子来执行漏极接触注入，注入的剂量最好是大于1E15，注入的能量调节到可穿透底部氧化层，以形成直接位于深沟槽214下方的漏极接触区域220。对漏极接触区域220注入的N型离子可选用磷(phosphorus)或砷(arsenic)离子。对漏极接触区域220进行高剂量的漏极接触注入时，沿着沟槽侧壁的氧化层215可保护沟槽侧壁。和图9B所示的器件相比，本实施例的优点在于不需要执行回蚀步骤来移除深沟槽底部的氧化层。因此，制程简单，且节约生产成本。
图12A～图12M是显示本发明的另外一个实施例中电荷平衡半导体功率器件的制作过程的一系列剖面图。本实施例的目的是介绍一个比上面提到的更为精简的器件。如下更为详细的描述，在深沟槽底部实施离子注入，而且进行高温退火制程，在结构的底部形成一个低电阻漏极接触扩散区，本实施例中将不再需要这些制程，原因是使用了高掺杂衬底(其具有一生长在顶部的N-外延层)取代了前述实施例中的具有均匀N掺杂的大晶圆(bulk wafer)。如先前所讨论的，为了避免混淆，使用顶部衬底层(top substrate layer)取代初始硅衬底中的外延层(epitaxial layer)。
图12A是显示了一个初始硅衬底(starting silicon substrate)，其包括生长在N+CZ底部衬底305上方的N型顶部衬底层310。N+底部衬底305最好采用电阻率大约在0.003～0.005ohm/cm范围内的衬底，且对于NMOS器件，N型顶部衬底层310具有一由击穿电压决定的厚度。对于击穿电压大约为600伏特或者更高的器件来说，所使用的顶部衬底层厚度需介于45毫米～55毫米之间。沉积或热生长一厚度为0.1微米～1.5微米的硬掩膜氧化层312。然后应用临界尺寸约为1～5微米(最好是3微米)的沟槽掩膜(图中未示)来执行氧化蚀刻，以开设若干沟槽蚀刻开口，接着移除光阻蚀剂。在N顶部衬底层310中实施硅蚀刻以开设若干深度为40-50微米的深沟槽314，使得器件可在大约650伏的电压下运行工作。依据蚀刻器以及蚀刻化学模型的类型，也可以选择使用光阻蚀剂掩膜代替图中所使用的硬掩膜氧化物层312来图案化和开设沟槽。沟槽开口的范围约为1～5微米之间，对大部分应用来说，最好为3微米。接着进行晶圆清洗的步骤。在本实施例中，沟槽没有到达并接触到底部衬底305。在另外一个实施例中，沟槽可以蚀刻至到达并接触底部衬底305。如图12B所示，或者使用氧化物沉积或者使用热增长工艺来形成一共形氧化层315。如果位于底部表面的氧化层较厚时，可以选择进行非等向性反应离子式蚀刻(RIE anisotropic etch)，从沟槽底部表面的底部开始清除氧化层。当氧化层315的厚度介于0.015微米～0.1微米之间时，则制程不包括该可选的RIE步骤；而当氧化层315的厚度介于0.1微米～0.4微米之间时，制程则包括该可选的RIE步骤。
参照图12C，使用N型离子(例如磷离子)进行沟槽侧壁注入，以调整N型顶部衬底层310中的掺杂浓度。进行剂量为5E11～2E13，倾斜角度介于5度～15度的旋转注入，以形成由沟槽深度决定的N-区域325，该N-区域325位于沟槽之间的N型顶部衬底层310中。在图12D中，在温度介于摄氏1050度～摄氏1200度的情况下，使用低压氧气和/或氮气进行30分钟～60分钟的高温退火操作，该高温退火操作用于横向扩散N-区域325的侧壁注入。或者，也可以略去侧壁注入和退火的步骤，提前是需要选择本身即具有达到超级结点效应所需的N-型掺杂浓度的N型顶部衬底层310。在图12E中，氧化层312及氧化层315通过蚀刻的方式移除，然后再生成一个P型掺杂浓度介于1E15～1E16之间或者更高的P-外延层330，其掺杂浓度由击穿电压决定。P-外延层330的厚度足够填充沟槽314。对于宽度大约为3微米的沟槽314来说，P-外延层330的厚度约为1.5微米～2微米之间，其覆盖在沟槽314的顶部表面上方。在图12F中，沉积一厚度约0.5微米～1.5微米的氧化层来作为硬掩膜层(图中未示)，接着应用栅极沟槽掩膜(未显示)来蚀刻硬掩膜氧化层，然后再移除光阻蚀剂。沟槽栅极的宽度一般介于0.4微米～1.5微米之间。对P-外延层330实施硅蚀刻，并蚀刻形成深度约1微米～2.5微米的沟槽栅极开口332，该沟槽栅极开口332穿过P-外延层330并进入位于外延层圆柱330之间的N-掺杂区域325中。接着进行晶圆清洗步骤，并可选择进行圆孔蚀刻(round hole etch)，以平滑栅极沟槽表面，接着进行另外一个晶圆清洗步骤。
在图12G中，移除上述的氧化硬掩膜层，接着沉积一层薄的屏蔽层334，该屏蔽层334覆盖沟槽栅极332的侧壁和底部表面。可选的，如果栅极沟槽332太浅，以+/-7度的倾斜角度进行沟槽侧壁注入以补偿P-外延层330，随后以0度的倾斜角度进行沟槽底部注入以补偿P-外延层330。对栅极沟槽的侧壁和底部表面实施离子注入后会分别形成侧壁掺杂区域335-S和底部掺杂区域335-B，以用来消除MOSFET器件的沟道相对于沟槽栅极深度和P-外延层330的掺杂浓度的敏感度。在图12H中，移除屏蔽氧化层334后，生成热栅极氧化层340，根据器件的电压等级，热栅极氧化层340具有0.01微米～0.1微米的厚度。然后在栅极沟槽332中沉积一栅极多晶硅层345。该栅极多晶硅层345最好进行原位N+掺杂，若其不进行原位N+掺杂，则可采用离子注入或扩散的方式进行N+掺杂。再对该栅极多晶硅层345从围绕沟槽栅极345的顶部表面处进行回蚀刻。
在图12I中，对于NMOS器件，应用可选的本体掩膜(图中未示)对本体区域实施硼离子注入，注入的剂量范围约介于3E12～1E14之间，接着在介于摄氏1000度～1150度之间的温度下进行本体驱动制程，以在围绕沟槽栅极345的外延层330中形成P-本体区域350。在图12J中，应用可选的源极掩膜(图中未示)进行源极掺杂注入。该源极注入掩膜可选的用于保护形成P-本体接触区域的位置。可采用例如是砷离子的源极掺杂离子进行源极注入，注入剂量约4E15，注入能量大约70KeV，注入倾斜角度为0度。然后进行源极退火操作以扩散源极区域355，退火操作的温度大约介于摄氏800度～摄氏950度之间。在图12K中，以低温氧化物沉积形成的介电层360和硼磷硅玻璃(BPSG)层形成在顶部表面，接着进行BPSG流动制程。然后，应用一个接触掩膜(图中未示)进行氧化蚀刻，以在BPSG层360上蚀刻接触开口。实施P+本体接触注入，其作为可选的步骤，接着在本体接触注入后进行回流(reflow)。在图12L中，进行势垒金属沉积，以在顶部表面上覆盖一势磊金属层365，然后进行厚金属沉积以形成源极金属层370。应用金属掩膜(图中未示)蚀刻及图案化源极金属，并使栅极金属化。在沉积介电层以钝化器件表面，并图案化该钝化层以形成结合衬垫开口(图中未示)以后，该整个制程完成。随后进行最终合金工艺步骤。为了简洁，此处对于上述这些标准制造过程就不再详细描述了。在图12M中，实施可选的背部研磨操作，以移除N+底部衬底305中的底部部分，然后形成一背面金属层320来接触作为漏极电极的N+底部衬底305。可通过直接在N+底部衬底305的下方沉积TiNiAg层来形成该背面金属层320。背部研磨操作具有几微米甚至低于1微米的厚度控制，因此可以实现可靠的背部接触来形成漏极电极层320，以接触N+底部衬底305。
图13A～图13M显示了本发明的另外一个实施例中电荷平衡半导体功率器件的制作过程的一系列剖面图。图13A显示了一个初始硅衬底，其包括生长在N+CZ底部衬底405上方的N型顶部衬底层410。N+底部衬底405最好采用电阻率大约在0.003～0.005ohm/cm范围内的衬底，且对于NMOS器件，N型顶部衬底层410具有一由击穿电压决定的厚度。对于击穿电压大约为600伏特或者更高的器件来说，所使用的顶部衬底层厚度需介于45毫米～55毫米之间。沉积或热生长一厚度为0.1微米～1.5微米的硬掩膜氧化层412。然后应用临界尺寸约为1～5微米(最好是3微米)的沟槽掩膜(图中未示)来执行氧化蚀刻，以开设若干沟槽蚀刻开口，接着移除光阻蚀剂。在N顶部衬底层410中实施硅蚀刻以开设若干深度为40-50微米的深沟槽414，使得器件可在大约650伏的电压下运行工作。依据蚀刻器以及蚀刻化学模型的类型，也可以选择使用光阻蚀剂掩膜代替图中所使用的硬掩膜氧化物层412来图案化和开设沟槽。沟槽开口的范围约为1～5微米之间，对大部分应用来说，最好为3微米。接着进行晶圆清洗的步骤。如图13B所示，或者使用氧化物沉积或者使用热增长工艺来形成一共形氧化层415。如果位于底部表面的氧化层较厚时，可以选择进行非等向性反应离子式蚀刻(RIE anisotropic etch)，从沟槽底部表面的底部开始清除氧化层。当氧化层415的厚度介于0.015微米～0.1微米之间时，则制程不包括该可选的RIE步骤；而当氧化层415的厚度介于0.1微米～0.4微米之间时，制程则包括该可选的RIE步骤。
参照图13C，使用N型离子(例如磷离子)进行沟槽侧壁注入，以决定N型区域中的掺杂浓度。进行剂量为5E11～2E13，倾斜角度介于5度～15度的旋转注入，以在沟槽之间形成由沟槽深度决定的N-区域425。在图13D中，在温度介于摄氏1050度～摄氏1200度的情况下，使用低压氧气和/或氮气进行30分钟～60分钟的高温退火操作，该高温退火操作用于通过顶部衬底层410来横向扩散N-区域425的侧壁注入。在图13E中，氧化层412及氧化层415通过蚀刻的方式移除，然后再生成一个P型掺杂浓度介于1E15～1E16之间的P-外延层430。P-外延层430的厚度足够填充沟槽414。对于宽度大约为3微米的沟槽414来说，P-外延层430的厚度约为1.5微米～2微米之间，高于沟槽临界尺寸的一半，该P-外延层430覆盖在沟槽414的顶部表面上方。在图13F中，利用化学机械研磨(CMP)工艺或者反应离子蚀刻(RIE)工艺对P-外延层430进行部分回蚀刻(partial etch back)，以使得P-外延层430的顶部表面形成一平面层。在图13G中，沉积一厚度约0.5微米～1.5微米的氧化层来作为硬掩膜层(图中未示)，接着应用栅极沟槽掩膜(未显示)来蚀刻硬掩膜氧化层，然后再移除光阻蚀剂。对P-外延层430实施硅蚀刻，并蚀刻形成深度约1微米～2.5微米的沟槽栅极开口432，该沟槽栅极开口432穿过P-外延层430并进入位于外延层圆柱430之间的N-掺杂区域425中。接着进行晶圆清洗步骤，并可选择进行圆孔蚀刻(round hole etch)，以平滑栅极沟槽表面，接着进行另外一个晶圆清洗步骤。
在图13H中，移除上述的氧化硬掩膜层，接着沉积一层薄的屏蔽层434，该屏蔽层434覆盖沟槽栅极432的侧壁和底部表面。可选的，如果栅极沟槽432太浅，以+/-7度的倾斜角度进行沟槽侧壁注入以补偿P-外延层430，随后以0度的倾斜角度进行沟槽底部注入以补偿P-外延层430。对栅极沟槽的侧壁和底部表面实施离子注入后会分别形成侧壁掺杂区域435-S和底部掺杂区域435-B，以用来消除MOSFET器件的沟道相对于沟槽栅极深度和P-外延层430的掺杂浓度的敏感度。在图13I中，移除屏蔽氧化层434后，生成热栅极氧化层440，根据器件的电压等级，热栅极氧化层440具有0.01微米～0.1微米的厚度。然后在栅极沟槽432中沉积一栅极多晶硅层445。该栅极多晶硅层445最好进行原位N+掺杂，若其不进行原位N+掺杂，则掺杂该栅极多晶硅层445。再对该栅极多晶硅层445从围绕沟槽栅极445的顶部表面处进行回蚀刻。
在图13J中，对于NMOS器件，应用可选的本体掩膜(图中未示)对本体区域实施硼离子注入，注入的剂量范围约介于3E12～1E14之间，接着在介于摄氏1000度～1150度之间的温度下进行本体驱动制程，以在围绕沟槽栅极445的外延层430中形成P-本体区域450。在图13K中，应用可选的源极掩膜(图中未示)进行源极掺杂注入。该源极注入掩膜可选的用于保护形成P-本体接触区域的位置。可采用例如是砷离子的源极掺杂离子进行源极注入，注入剂量约4E15，注入能量大约70KeV，注入倾斜角度为0度。然后进行源极退火操作以扩散源极区域455，退火操作的温度大约介于摄氏800度～摄氏950度之间。在图13L中，以低温氧化物沉积形成的介电层460和硼磷硅玻璃(BPSG)层形成在顶部表面，接着进行BPSG流动制程。然后，应用一个接触掩膜(图中未示)进行氧化蚀刻，以在BPSG层460上蚀刻接触开口。实施P+本体接触注入，其作为可选的步骤，接着在本体接触注入后进行回流。在图13M中，进行势垒金属沉积，以在顶部表面上覆盖一势磊金属层465，然后进行厚金属沉积以形成源极金属层470。应用源极金属掩膜(图中未示)蚀刻及图案化源极金属接触层，使其接触源极/本体区域。在形成并图案化钝化层，且利用最终合金工艺形成并图案化接触衬垫以形成结合衬垫开口(图中未示)以后，该整个制程完成。另外，执行背部研磨操作，从N+衬底405的底部表面开始去除其底部部分，然后形成一背面金属层(未显示)来接触作为漏极电极的底部衬底405。可通过直接在底部衬底405的下方沉积TiNiAg层来形成背面金属层。背部研磨操作具有几微米甚至低于1微米的厚度控制，因此可以实现可靠的背部接触来形成漏极电极层，以接触靠近衬底底部的N+底部衬底405。为了简洁，此处对于上述这些标准制造过程就不再详细描述，并用附图显示了。该制作过程和图9A～9L所示的步骤相类似，不同之处在于，本步骤对于P-外延层进行了部分化学机械研磨，以使P-外延层430光滑平整。该可选的实施方式，具有光滑平整P-外延层表面的优点。本实施例中也可以使用较浅的栅极沟槽。对P-外延层的部分化学机械研磨步骤也可以应用到本发明的其他实施例中。
虽然本发明以优选实施例的方式做了上述描述，但是该公开不能被理解为是对本发明的限制。例如，虽然上文描述的是N沟道器件，但本发明也可以应用于P沟道器件，只需简单改变掺杂区域的导电类型即可。当阅读到以上描述后，对本领域的普通技术人员来说，各种替换和变形无疑是明显的。因此，后附权利要求应该被理解为包括所有在本发明的范围和精神内的变化和修改。

Claims (22)

1.一种半导体功率器件，包括：
一半导体衬底，该衬底包括若干深沟槽；
一外延层，该外延层填充至所述的深沟槽中，该外延层还包含一同时生成的顶部外延层，该顶部外延层覆盖在所述深沟槽的顶部表面上方和半导体衬底上；其中，所述的外延层和半导体衬底具有相反的导电类型；以及
若干沟槽MOSFET单元，其设置于所述的顶部外延层中，该顶部外延层作为本体区域，而半导体衬底作为漏极区域；通过深沟槽中的外延层与横向邻近深沟槽的半导体衬底区域之间的电荷平衡，达到超级结点效应。
2.如权利要求1所述的半导体功率器件，其特征在于：
每一个所述的沟槽MOSFET单元包括一沟槽DMOS晶体管单元，该沟槽DMOS晶体管单元包含一沟槽栅极，该沟槽栅极开设在所述的顶部外延层中，且穿过并进入所述半导体衬底的顶部部分，所述的沟槽栅极中填充有栅极介电材料和栅极导电材料。
3.如权利要求1所述的半导体功率器件，其特征在于：
每一个所述的沟槽MOSFET单元包括一沟槽DMOS晶体管单元，该沟槽DMOS晶体管单元包含一沟槽栅极，该沟槽栅极开设在所述的顶部外延层中，且具有小于或等于该顶部外延层厚度的栅极沟槽深度；所述的沟槽栅极中填充有栅极介电材料和栅极导电材料；该栅极沟槽还包括围绕该栅极沟槽侧壁的栅极侧壁掺杂区，以及位于所述沟槽栅极下方的栅极底部掺杂区域，其中，所述的栅极侧壁掺杂区域和栅极底部掺杂区域与半导体衬底具有相同的导电类型。
4.如权利要求1所述的半导体功率器件，其特征在于：
所述的半导体衬底中围绕深沟槽的区域具有一横向掺杂浓度，其具有由最接近深沟槽侧壁的区域处逐渐降低的浓度梯度。
5.如权利要求2所述的半导体功率器件，其特征在于：
每一个所述的沟槽DMOS晶体管单元还包括围绕该栅极沟槽侧壁的栅极侧壁掺杂区，以及位于所述沟槽栅极下方的栅极底部掺杂区域，其中，所述的栅极侧壁掺杂区域和栅极底部掺杂区域与半导体衬底具有相同的导电类型。
6.如权利要求1所述的半导体功率器件，其特征在于：
还包含一漏极接触掺杂区域，其围绕接近于所述半导体衬底的底部表面的深沟槽的底部部分，用来连接漏极电极。
7.一种半导体功率器件，其特征在于，包括：
一半导体衬底，该半导体衬底包括一底部衬底及生长于该底部衬底上方的顶部衬底层，其中，所述的顶部衬底层与底部衬底具有相同的导电类型，所述的半导体衬底还包括若干深沟槽；
一外延层，该外延层填充至所述的深沟槽中，该外延层还包含一同时生成的顶部外延层，该顶部外延层覆盖在所述深沟槽的顶部表面上方和半导体衬底上；其中，所述的外延层和半导体衬底具有相反的导电类型；以及
若干沟槽MOSFET单元，其设置于所述的顶部外延层中，该顶部外延层作为本体区域，而半导体衬底作为漏极区域；通过深沟槽中的部分外延层与横向邻近深沟槽的部分顶部衬底层之间的电荷平衡，达到超级结点效应。
8.如权利要求7所述的半导体功率器件，其特征在于：
每一个所述的沟槽MOSFET单元包括一沟槽DMOS晶体管单元，该沟槽DMOS晶体管单元包含一沟槽栅极，该沟槽栅极开设在所述的顶部外延层中，且穿过并进入所述半导体衬底的顶部部分，所述的沟槽栅极中填充有栅极介电材料。
9.如权利要求7所述的半导体功率器件，其特征在于：
每一个所述的沟槽MOSFET单元包括一沟槽DMOS晶体管单元，该沟槽DMOS晶体管单元包含一沟槽栅极，该沟槽栅极开设在所述的顶部外延层中，且具有小于或等于该顶部外延层厚度的栅极沟槽深度；所述的沟槽栅极中填充有栅极介电材料和栅极导电材料；该栅极沟槽还包括围绕该栅极沟槽侧壁的栅极侧壁掺杂区，以及位于所述沟槽栅极下方的栅极底部掺杂区域，其中，所述的栅极侧壁掺杂区域和栅极底部掺杂区域与半导体衬底具有相同的导电类型。
10.如权利要求7所述的半导体功率器件，其特征在：
所述的半导体衬底还包括一横向掺杂浓度，该横向掺杂浓度形成一浓度梯度，在靠近深沟槽侧壁处具有最大的掺杂浓度。
11.如权利要求8所述的半导体功率器件，其特征在于：
每一个所述的沟槽DMOS晶体管单元还包括围绕该栅极沟槽侧壁的栅极侧壁掺杂区，以及位于所述沟槽栅极下方的栅极底部掺杂区域，其中，所述的栅极侧壁掺杂区域和栅极底部掺杂区域与半导体衬底具有相同的导电类型。
12.如权利要求7所述的半导体功率器件，其特征在于，
所述的深沟槽的底部接触底部衬底。
13.如权利要求7所述的半导体功率器件，其特征在于：
所述的深沟槽的底部不接触底部衬底。
14.一种半导体功率器件，起特征在于，包括：
一半导体衬底，该衬底包括若干深沟槽；
一单外延层，该单外延层填充至所述的深沟槽中，并覆盖该半导体衬底的顶部表面；以及
若干沟槽栅极MOSFET，其形成在位于半导体衬底上方的外延层的顶部部分，所述的位于深沟槽旁边的半导体衬底部分作为MOSFET的漂移层，所述的沟槽栅极形成在位于深沟槽之间的漂移区上方的外延层部分中；其中，
通过漂移区和深沟槽中的部分外延层的电荷平衡，使得该半导体功率器件达到超级结点效应。
15.一种在半导体衬底上形成半导体功率器件的方法，其特征在于，包括下列步骤：
提供一个半导体衬底；
在该半导体衬底上开设若干深沟槽；生成一外延层，该外延层填充至深沟槽中且将顶部外延层覆盖在所述的半导体衬底的顶部表面上，其中，所述的位于深沟槽中的外延层部分和所述的顶部外延层作为一个单独的层同时形成，所述的外延层与半导体衬底具有相反的导电类型；
在所述的顶部外延层上形成若干沟槽MOSFET单元，该顶部外延层作为本体区域，该半导体衬底作为漏极区域，通过深沟槽中的部分外延层和位于深沟槽旁的部分半导体衬底之间的电荷平衡，达到超级结点效应。
和16.如权利要求15所述的在半导体衬底上形成半导体功率器件的方法，其特征在于，在生成外延层之前，对该深沟槽的侧壁注入第一导电类型离子，以在位于深沟槽之间的半导体衬底区域中形成一横向浓度梯度，通过调整深沟槽侧壁注入来调整所述半导体功率器件的性能。
17.如权利要求15所述的在半导体衬底上形成半导体功率器件的方法，其特征在于，该方法还包括通过调整所述的深沟槽的宽度，以控制所述顶部外延层厚度的步骤。
18.如权利要求15所述的在半导体衬底上形成半导体功率器件的方法，其特征在于，该方法还包含对栅极沟槽的侧壁和底部注入与半导体衬底具有相同导电类型的掺杂。
19.如权利要求15所述的在半导体衬底上形成半导体功率器件的方法，其特征在于，所述的提供半导体衬底的步骤包括提供一个单层半导体衬底的步骤，；所述的开设若干深沟槽的步骤包括在该单层半导体衬底上开设若干深沟槽的步骤。
20.如权利要求15所述的在半导体衬底上形成半导体功率器件的方法，其特征在于，所述的提供半导体衬底的步骤包括：提供一底部衬底且在该底部衬底的顶部上方生长一顶部衬底层的步骤，所述的顶部衬底层和底部衬底具有相同的导电类型。
21.如权利要求19所述的在半导体衬底上形成半导体功率器件的方法，其特征在于，进一步包含以下步骤：
在生长外延层之前，重掺杂深沟槽的底部以形成漏极接触区域；且
对该半导体衬底进行背部研磨，以露出该漏极接触区域。
22.如权利要求15所述的在半导体衬底上形成半导体功率器件的方法，其特征在于，进一步包含以下步骤：
在所述的若干沟槽MOSFET单元形成之前，对顶部上外延层进行部分化学机械研磨，以平滑该顶部外延层的表面。
23.一半导体功率器件，其特征在于，包括：
一均匀掺杂的半导体衬底，其不具有非常厚的外延层或非常厚的高掺杂底部衬底；
在该均匀掺杂的衬底上蚀刻形成的若干深沟槽，所述的位于深沟槽旁的那部分均匀掺杂的衬底包括漂移区域；
一薄外延层，该薄外延层填充至深沟槽中，且在漂移区域旁形成电荷平衡区域，所述的薄外延层和漂移区域具有相反的导电类型，所述的薄外延层的顶部部分也形成在半导体衬底的顶部表面上方；
一高掺杂漏极扩散区域，其形成在深沟槽的底部，该高掺杂漏极扩散区域与均匀掺杂的衬底具有相同的导电类型，且其延伸至深沟槽的底部以及深沟槽之间，形成一延伸至深沟槽底部的高掺杂区域；
一漏极金属电极，在移除部分半导体衬底以使高掺杂漏极扩散区域暴露后，在该半导体衬底的背面形成所述的漏极金属电极，；以及
一有源晶体管，其包括一与漂移区域具有相同导电类型的源极区域，以及一与源极区域具有相反导电类型的本体区域；其中所述的有源晶体管形成在该薄外延层的顶部部分中，所述的有源晶体管还包括形成在具有氧化衬垫的栅极沟槽中的栅极电极，其中所述的栅极沟槽是在位于深沟槽之间的薄外延层的顶部表面中蚀刻形成的；该有源晶体管还包括一形成在栅极沟槽两侧的沟道区域，该栅极沟槽位于本体区域中。
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