KR100531177B1 - 격자 변형된 반도체 박막 형성 방법 - Google Patents

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Abstract

본 발명은 격자 변형된 반도체 박막 형성 방법에 관한 것으로, 반도체 기판 내의 응력 분포를 조절하여 종래보다 전위와 결함이 적거나 없는 격자 변형된 반도체 박막 형성 방법을 제공하는 것을 목적으로 한다. 상기 목적을 달성하기 위해, 본 발명에서는 반도체 기판에 홈(trench)을 형성한 다음, 홈 내부에 반도체 기판과 격자상수가 다른 제1 이종 박막을 에피택셜 성장시켜 응력원(stressor)을 형성한다. 그런 다음, 응력원을 포함하는 반도체 기판 상에 제1 이종 박막과 격자상수가 다른 제2 이종 박막을 에피택셜 성장시켜 응력원에 의한 응력장으로 인해 격자 변형된 반도체 박막을 형성한다.

Description

격자 변형된 반도체 박막 형성 방법{Method of fabricating strained thin film semiconductor layer}
본 발명은 격자 변형된 반도체 박막 형성 방법에 관한 것으로, 보다 상세하게는 가상 기판(virtual substrate)으로 사용될 수 있는 반도체 박막 형성 방법에 관한 것이다.
가상 기판은 그 위에 임의로 조절 가능한 격자의 박막을 성장시킬 수 있다는 측면에서 산업적 효용성이 있다. 가상 기판을 이용하는 종래의 방법은 격자 이완된 반도체 박막을 형성한 후 그 위에 새로운 박막을 형성함으로써 새로운 박막의 격자가 가상 기판에 맞추어 변형되도록 하는 것이다. 예컨대, Si 기판 위에서 격자 이완된 SiGe 위에 성장시킨 Si에는 인장력이 가해져 변형(strain)이 발생되고, 이와 같은 변형된(strained) Si은 전자 및 홀 이동도 특성에 있어서 장점을 가진다. 이렇게 격자 변형된 반도체 박막을 사용하면 고속·저소비전력을 가진 고성능 소자를 제작할 수 있기 때문에 마이크로전자의 거의 모든 분야에서 관심의 대상이다. 또한 격자 변형된 반도체 박막은 그 격자상수가 적절히 조절될 경우 나이트라이드(nitride), 실리사이드(silicide), 강유전체(ferroelectric), Ⅲ-Ⅴ족 화합물 반도체 등을 기반으로 한 소자를 기존의 Si 기반 집적 공정에 바로 적용할 수 있게 한다.
격자 변형된 반도체 박막이 산업적으로 그 활용가치를 인정받기 위해서는 몇 가지 특성이 충족되어야 한다. 첫째, 격자의 변형 정도가 후속 공정에서 성장시킬 막에 응력을 가해줄 수 있는 수준이어야 한다. 둘째, 집적 공정에서 포토리소그라피 공정 등에 악영향을 미치지 않도록 표면 거칠기가 낮아야 한다. 표면 거칠기가 낮으면 그 위에 증착되는 박막의 결정성을 향상시킬 수 있으며 박막간의 부착력을 증가시키는 효과도 있다. 셋째, 소자 특성 저하의 원인인 전위(dislocation)의 농도가 낮아야 한다.
가상 기판으로 사용되는 격자 변형된 반도체 박막을 형성하는 방법 중 대표적인 것은 Si 기판 위에 SiGe 박막을 형성하는 것으로, SiGe 박막 성장과 동시에 Ge 농도를 점진적으로 증가시키는 완충막(compositionally graded buffer layer)을 사용하는 것이다. 하지만 이와 같은 방법으로 완충막을 성장시킬 경우 Ge 함유량이 점진적으로 증가하기 때문에 결국에는 완충막 자체에 응력이 가해질 것이고, 이 응력에 의해 표면은 거칠게 나타난다. 그 결과, 차세대 소자 제작을 위한 고밀도 집적 공정에 문제를 야기할 수 있다.
결국 종래의 방법을 이용하면서 표면 거칠기를 10nm 이하로 유지하기 위해서는, 변화의 정도를 늦추기 위해 완충막의 두께를 5 ~ 10㎛ 정도로 증가시키는 수밖에 없다. 완충막의 두께를 증가시키지 않으면서 표면 거칠기를 낮추려면 고비용의 화학 기계적 연마(chemical mechanical polishing : CMP) 공정을 추가하여 표면을 평탄화시켜야 한다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판 내의 응력 분포를 조절하여 종래보다 전위와 결함이 적거나 없는 격자 변형된 반도체 박막 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 격자 변형된 반도체 박막 형성 방법에서는, 반도체 기판에 홈(trench)을 형성한 다음, 상기 홈 내부에 상기 반도체 기판과 격자상수가 다른 제1 이종 박막을 에피택셜 성장시켜 응력원(stressor)을 형성한다. 상기 응력원이 형성된 상기 반도체 기판 상에 상기 제1 이종 박막과 격자상수가 다른 제2 이종 박막을 에피택셜 성장시켜 상기 응력원에 의한 응력장으로 인해 격자 변형된 반도체 박막을 형성한다.
바람직하기로는, 상기 홈의 너비는 상기 반도체 기판과 상기 제1 이종 박막의 관계에서 상기 제1 이종 박막에 전위가 형성되는 임계 두께(critical thickness)의 2배 이하로 형성한다. 상기 홈의 깊이는 상기 홈 밑면에서의 성장이 상기 반도체 기판 표면의 격자 변형에 영향을 주지 않는 정도로 할 수 있다. 예를 들어, 상기 홈의 너비와 깊이는 10nm에서 100㎛의 범위 이내로 형성할 수 있다. 상기 홈을 형성하기 위한 방법으로는 포토리소그라피 및 전자빔 리소그라피(e-beam lithography)와 식각 기법을 이용할 수 있다.
상기 응력원을 형성하는 단계는, 상기 홈의 측면에서부터 상기 제1 이종 박막을 성장시켜 상기 홈을 채우는 단계, 및 상기 반도체 기판 상에 성장되어 있는 상기 제1 이종 박막을 화학 기계적 연마(chemical mechanical polishing : CMP)로 평탄화시키는 단계를 포함할 수 있다. 대신에, 상기 홈을 제외한 상기 반도체 기판 상면에 마스크(mask)를 형성하는 단계, 상기 홈의 측면에서부터 상기 제1 이종 박막을 성장시켜 상기 홈을 채우는 단계, 및 상기 마스크를 제거하는 단계를 포함할 수도 있다.
바람직한 실시예에서, 상기 제1 이종 박막은 상기 반도체 기판과 상기 제2 이종 박막보다 격자상수가 큰 물질로 성장시키고, 상기 제2 이종 박막에서 상기 응력원에 의해 인장 응력이 발생된 부분을 소자층으로 사용한다.
상기 반도체 기판은 Si, Ge, GaAs, InP, GaN, InAs, GaP, Al2O3 또는 GaSb 기판일 수 있고, 상기 제1 이종 박막은 SiGe, SiC, SiGeC, InAlAs, InAlGaAs, InP, InGaAsP, InGaAs, GaAs, Si, GaN, AlN 또는 이들의 조합으로 구성된 이종접합층일 수 있으며, 상기 제2 이종 박막은 SiGe, SiC, SiGeC, InAlAs, InAlGaAs, InP, InGaAsP, InGaAs, GaAs, Si, GaN, AlN 또는 이들의 조합으로 구성된 이종접합층일 수 있다.
본 발명에 있어서, 상기 홈을 두 개 이상 형성하고 상기 홈의 모양 및 배열을 구조적으로 제어하여 상기 응력원에 의한 응력장을 조절할 수 있다. 이 때, 상기 응력원 사이의 상기 제2 이종 박막 부분을 식각하는 단계를 더 포함할 수도 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
(제1 실시예)
도 1a 내지 도 1d는 본 발명에 따른 격자 변형된 반도체 박막 형성 방법의 제1 실시예를 공정 순서별로 보인 단면도들이다.
먼저 도 1a를 참조하여, 반도체 기판(100)에 홈(110)을 형성한다. 홈(110)을 형성하기 위한 방법으로는 포토리소그라피 및 전자빔 리소그라피와 식각 기법을 이용할 수 있다. 여기서, 홈(110)의 너비(w)는 다음 단계에서 이 홈(110)에 채워지며 반도체 기판(100)과 격자상수가 다른 제1 이종 박막(도 1b의 120)과 반도체 기판(100)의 관계에서 제1 이종 박막에 전위가 형성되는 임계 두께의 2배 이하로 형성한다. 홈(110)의 깊이(d)는 홈(110) 밑면에서의 성장이 반도체 기판(100) 표면의 격자 변형에 영향을 주지 않는 정도로 하면 된다. 예컨대, 홈(110)의 너비와 갚이는 10nm에서 100㎛의 범위 이내에서 결정할 수 있다.
여기서, 임계 두께란 이종 접합 물질 사이에 전위가 생성되는 데에 필요한 두께로서, 이 분야에서 통상의 지식을 가진 자에게 익숙한 것이며, 이종 접합을 이루는 두 물질이 결정되면 계산(mechanical equilibrium theory, Matthews and Blakeslee 식 등) 또는 실험으로 알아낼 수 있는 값이다. 예컨대 Si 기판 위에 SiGe 박막을 성장시킬 경우 Ge 농도에 따른 전위 생성을 위한 임계 두께는 도 2와 같은 그래프(R. People 등, Appl. Phys. Lett., 47, 322 (1985))로 알려져 있다.
이와 같이 이종 접합을 이루는 물질을 에피택셜 성장시키는 경우 두 물질간의 격자상수의 차이로 인하여 특정 임계 두께 이상 성장시키게 되면 박막에 응축된 응력 에너지를 해소하기 위하여 전위가 생성된다. 하지만 임계 두께 이하에서는 무전위, 무결함을 유지하는 상태로 성장 방향으로 격자가 응력 변형하게 된다. 본 실시예에는 홈(110)의 너비(w)를 제어하여 제1 이종 박막의 성장 두께를 임계 두께 이하가 되게 함으로써 제1 이종 박막에 무전위, 무결함을 유지하는 상태를 이용하려는 것이다.
다음, 도 1b에서와 같이 홈(110) 내부에 반도체 기판(100)과 격자상수가 다른 제1 이종 박막(120)을 에피택셜 성장시킨다. 예컨대, 반도체 기판(100)이 Si, Ge, GaAs, InP, GaN, InAs, GaP, Al2O3 또는 GaSb 기판인 경우, 제1 이종 박막(120)은 SiGe, SiC, SiGeC, InAlAs, InAlGaAs, InP, InGaAsP, InGaAs, GaAs, Si, GaN, AlN 또는 이들의 조합으로 구성된 이종접합층으로 성장시킨다. 제1 이종 박막(120)을 성장시키는 방법으로는 각종 고상 증착법(e-beam evaporators, sublimation sources, Knudsen cell), 이온빔 증착법, 기상 에피택시 증착법(ALE(atomic layer epitaxy), CVD(chemical vapor deposition), AP-CVD(atmospheric CVD), PE-CVD(plasma enhanced CVD), RT-CVD(rapid thermal CVD), UHV-CVD(ultra high vacuum CVD), LP-CVD(low pressure CVD), MO-CVD(metalorganic CVD), CB-CVD(chemical beam CVD), GS-MBE(gas-source molecular beam epitaxy) 등) 등을 이용할 수 있다. 이 때, 홈(110)의 식각 계면에 발생된 미세한 결함을 치유하고 성장 표면의 표면 거칠기를 완화시키기 위해, 제1 이종 박막(120)을 성장시키기 전에 홈(110) 내벽에 완충막(미도시)을 형성하는 단계를 더 포함할 수 있다.
바람직하게, 제1 이종 박막(120)은 홈(110)의 측면에서부터 에피택셜하게 성장되고, 홈(110)의 너비(w)가 임계 두께의 2배 이하이므로, 홈(110)의 측면에서부터 시작된 제1 이종 박막(120)의 성장 두께는 임계 두께 이하가 된다. 따라서, 홈(110) 내부는 성장 방향으로 격자 변형된 제1 이종 박막(120)으로 채워지며 여기에는 전위나 결함이 없는 상태가 된다.
도 1b에 도시한 바와 같이 반도체 기판(100) 상에도 제1 이종 박막(120)이 성장될 수 있다. 그러면 도 1c를 참조하여 반도체 기판(100) 상에 성장되어 있는 제1 이종 박막(120)을 화학 기계적 연마(chemical mechanical polishing : CMP)로 평탄화시켜 홈(110) 안에만 응력원(130)으로서 잔류하게 한다. 도 1a의 단계에서 홈(110)은 두 개 이상으로 형성할 수 있으며, 이러한 홈(110)의 모양 및 배열을 구조적으로 제어하면 응력원(130)에 의한 응력장을 조절할 수 있다.
계속하여 도 1d를 참조하여, 응력원(130)이 형성된 반도체 기판(100) 상에 제1 이종 박막(120)과 격자상수가 다른 제2 이종 박막(140)을 에피택셜 성장시킨다. 제2 이종 박막(140)은 응력원(130)에 의한 응력장으로 인해 반도체 기판(100) 상에 형성된 부분(140a)과 응력원(130) 상에 형성된 부분(140b)의 격자상수가 다른, 다시 말해 격자 변형된 반도체 박막을 형성하게 된다. 반도체 기판(100)이 Si, Ge, GaAs, InP, GaN, InAs, GaP, Al2O3 또는 GaSb 기판이고, 제1 이종 박막(120)이 SiGe, SiC, SiGeC, InAlAs, InAlGaAs, InP, InGaAsP, InGaAs, GaAs, Si, GaN, AlN 또는 이들의 조합으로 구성된 이종접합층인 경우, 제2 이종 박막(140)은 SiGe, SiC, SiGeC, InAlAs, InAlGaAs, InP, InGaAsP, InGaAs, GaAs, Si, GaN, AlN 또는 이들의 조합으로 구성된 이종접합층으로 성장시킬 수 있다. 반도체 기판(100)과 제2 이종 박막(140)은 동일 물질일 수도 있다. 제2 이종 박막(140)을 성장시키는 방법도 각종 고상 증착법, 이온빔 증착법, 기상 에피택시 증착법 등을 이용할 수 있다.
종래에는 기판 위에 임계 두께 이상으로 이종 박막을 성장시켜 전위를 생성, 격자를 이완시킨 다음, 그 위에 다른 이종 박막을 성장시켜 격자 변형된 반도체 박막을 형성하여 가상 기판을 제공한다. 그러나, 본 실시예에서는 홈(110)의 너비(w)가 임계 두께의 2배 이하가 되도록 조절하므로, 홈(110) 양쪽에서의 성장 두께가 전위 형성을 위한 임계 두께 이내로 제한된다. 따라서, 최종적으로 홈(110) 내부에는 성장 방향으로 격자 변형된 제1 이종 박막(120)의 반도체 물질로 채워지며, 성장 두께가 임계 두께 이하이기 때문에 무전위, 무결함으로서 응력원(130)을 형성할 수 있다. 이 위에 또 다른 격자상수를 갖는 반도체 물질로서 제2 이종 박막(140)을 성장시키게 되면 응력원(130)에 의한 응력으로 인하여 무전위, 무결함 격자 변형된 반도체 박막이 되는 것이다.
제1 이종 박막(120) 및 제2 이종 박막(140)의 세부적인 성장 단계 및 응력 발생 기구는 다음 도 3a 내지 도 3d를 참조하여 더 상세히 설명될 수 있다. 도 3a 내지 도 3d에서는 제1 이종 박막(120)이 반도체 기판(100) 및 제2 이종 박막(140)보다 격자상수가 큰 경우를 예로 든다.
먼저 도 3a는 홈(110)의 단면을 반도체 기판(100)의 표면 근처에서 확대한 모식도이다. 반도체 기판(100)은 결정질로서 특정 격자상수를 가지며 이는 기판 격자(105)와 같이 상징적으로 나타낼 수 있다.
도 3b는 반도체 기판(100)에 제1 이종 박막(120)을 에피택셜 성장시키는 단계의 단면 모식도이다. 제1 이종 박막(120) 물질은 반도체 기판(100)보다 큰 격자상수를 갖기 때문에 제1 이종 박막의 고유격자(125)와 같이 상징적으로 나타낼 수 있다. 제1 이종 박막의 고유격자(125)가 기판 격자(105)에 성장하는 경우 성장 초기에 에피택셜 성장을 위하여 이종 반도체 물질의 격자의 형태가 변형된 격자(127)와 같이 성장 방향으로 인장된 변형을 이루면서 홈(110)의 성장 표면에 흡착된다. 이 때, 제1 이종 박막의 고유격자(125)는 수평 방향으로 인장 응력을 받고 수직 방향으로 압축 응력을 받아 그 모양이 변형된 격자(127)와 같이 변형되는 것이다.
도 3c는 이러한 성장이 계속되면 홈(110)의 반대쪽에서의 성장과 만나게 되고, 최종적으로 홈(110)은 제1 이종 박막의 고유격자(125)가 응력 변형된 격자(127)로 이루어진 제1 이종 박막으로 된 응력원(130)으로 채워지게 되는 것을 도시한다. 또한 위에서 언급한 바와 같이 기판 격자(105)와 제1 이종 박막의 고유격자(125)의 격자 불일치를 고려하여 양쪽에서의 성장이 임계 두께 이하가 되도록 홈(110)의 너비를 조절, 즉 너비가 임계 두께의 2배 이하가 되게 제한하기 때문에 무전위, 무결함인 상태에서 인장 응력이 작용하여 격자 상수가 증가된 변형된 격자(127)로 이루어지게끔 홈(110)을 채울 수 있다.
도 3d는 응력원(130)을 포함하는 반도체 기판(100) 위에 제2 이종 박막(140)을 에피택셜 성장시키는 단계의 단면 모식도이다. 이 경우 제1 이종 박막(120)보다 격자상수가 작은 고유격자(145)를 갖는 제2 이종 박막(140) 물질이 홈(110)에 채워진 변형된 격자(127)에 결합하여 응력 변형을 일으키게 되어 수평 방향으로 늘어난 새로운 격자(147)가 된다. 만약 제1 이종 박막(120)이 반도체 기판(100) 및 제2 이종 박막(140)보다 격자상수가 작다면 반대의 양상을 가질 것이다.
결국 응력 변화에 의해 홈(110) 내에는 변형된 격자(127)에 해당하는 격자 상수를 갖는 성장 표면이 형성되고 이는 제2 이종 박막의 고유격자(145)에 인장 응력을 가하기 위한 가상 기판(virtual substrate)의 역할을 하게 되는 것이다. 또한 변형된 격자(127)는 무전위이기 때문에 새로운 격자(147) 역시 무전위의 형태를 유지할 수 있는 것이다. 이렇게 되면, 응력원(130) 위에 형성되는 새로운 격자(147)에 인장 응력이 걸려 소자층으로 사용할 수 있게 된다. 예컨대 새로운 격자(147)로 이루어진 부분에 반도체 소자, 예컨대 MOS 트랜지스터의 채널을 형성하면 전자의 빠른 이동도를 이용하여 고속 트랜지스터 특성을 얻을 수 있다.
(제2 실시예)
도 4a 내지 도 4d는 본 발명에 따른 격자 변형된 반도체 박막 형성 방법의 제2 실시예를 공정 순서별로 보인 단면도들이다. 상기 제1 실시예에서와 동일 유사한 요소에 대해서는 동일한 참조부호를 부여하고 반복되는 설명은 생략하기로 한다.
먼저 도 4a를 참조하여, 반도체 기판(100)에 홈(110)을 형성한다. 홈(110)을 제외한 반도체 기판(100) 상면에 마스크(107)를 형성한다. 예를 들어, 반도체 기판(100) 상면에 실리콘 산화막을 형성한 다음, 실리콘 산화막과 반도체 기판(100)을 동시에 식각하여 홈(110)과 마스크(107)를 한번에 형성할 수 있다. 아니면, 반도체 기판(100)을 식각하여 홈(110)을 먼저 형성한 상태에서 홈(110) 내벽을 보호한 채로 반도체 기판(100) 상면에만 실리콘 산화막을 형성하여 마스크(107)를 형성하여도 된다.
다음, 도 4b에서와 같이 홈(110) 내부에 제1 이종 박막(120)을 에피택셜 성장시켜 홈(110)을 채운다. 마스크(107) 때문에 반도체 기판(100) 상면에는 제1 이종 박막(120)이 성장되지 않는다.
도 4c는 마스크(107)를 제거한 상태의 도면이다. 실리콘 산화막으로 이루어진 마스크(107)라면 BOE(Buffered Oxide Etchant)나 HF 희석액을 이용하여 제거할 수 있다. 이로써, 홈(110) 안에 채워진 응력원(130)이 형성된다.
다음 도 4d를 참조하여, 응력원(130)이 형성된 반도체 기판(100) 상에 제2 이종 박막(140)을 에피택셜 성장시킨다. 제2 이종 박막(140)은 응력원(130)에 의한 응력장으로 인해 격자 변형된 반도체 박막이 된다.
본 실시예에서는 응력원(130) 형성시 CMP를 실시하지 않아도 되므로 제1 실시예에 비해 제조비용을 절감할 수 있는 장점이 있다.
(제3 실시예)
상기 제1 및 제2 실시예에서는 홈(110)의 너비(w)가 임계 두께의 2배 이하인 경우를 예로 들었다. 그러나, 응력원을 형성하기 위해 반도체 기판에 형성하는 홈의 너비가 항상 이러한 조건을 만족해야 하는 것은 아니다. 본 실시예에서는 예컨대 홈의 너비가 임계 두께의 2배 이상인 경우를 예로 든다.
도 5a 내지 도 5c는 본 발명에 따른 격자 변형된 반도체 박막 형성 방법의 제3 실시예를 공정 순서별로 보인 단면도들이다. 상기 제1 실시예에서와 동일 유사한 요소에 대해서는 동일한 참조부호를 부여하고 반복되는 설명은 생략하기로 한다.
도 5a를 참조하여, 반도체 기판(100)에 홈(110')을 형성한다. 홈(110')의 너비(w')와 깊이(d')에는 제한이 없다. 그러나, 제1 및 제2 실시예에서와의 비교를 위해, 예컨대 다음 단계에서 이 홈(110')에 채워지며 반도체 기판(100)과 격자상수가 다른 제1 이종 박막과 반도체 기판(100)의 관계에서 제1 이종 박막에 전위가 형성되는 임계 두께의 2배 이상이 되게 너비(w')를 결정한다.
다음 도 5b를 참조하여, 제1 이종 박막을 에피택셜 성장시켜 홈(110')을 채워 응력원(130')을 형성한다. 응력원(130')의 형성 방법은 제1 실시예에서와 같이 CMP를 이용하는 방법이거나 제2 실시예에서와 같이 마스크를 이용하는 방법에 의할 수 있다.
도 5c는 응력원(130')이 형성된 반도체 기판(100) 상에 제1 이종 박막과 격자상수가 다른 제2 이종 박막(140')을 에피택셜 성장시켜 응력원(130')에 의한 응력장으로 인해 격자 변형된 반도체 박막을 형성한 상태를 도시한다.
본 실시예에서와 같이 홈(110')의 너비(w')가 임계 두께의 2배 이상이라서 홈(110') 측면에서 성장하는 제1 이종 박막의 성장 두께가 임계 두께 이상이 되면, 홈(110') 내부의 응력원(130')에는 전위가 생성된다. 전위의 생성은 홈(110') 내에 채워지는 격자의 일부가 응력 해소 과정에서 응력원(130')을 구성하는 제1 이종 박막 물질 고유격자로 되돌아감을 의미한다. 하지만 이 경우에도 제1 이종 박막 물질 고유 격자상수는 반도체 기판(100)의 격자상수와 다르기 때문에 격자상수 차이에 의한 응력장을 형성할 수 있게 된다. 그러므로 전위가 생성되는 경우에도 응력원(130') 위에 제2 이종 박막(140')을 성장시킬 경우, 격자상수를 변형할 수 있다.
나아가 예컨대, 응력원(130')의 적절한 배열을 통해 응력원(130') 외부에 응력장을 형성하여 그 위에 제2 이종 박막(140')을 성장시킬 수 있다. 이 때, 제1 이종 박막은 반도체 기판(100)과 제2 이종 박막(140')보다 격자상수가 작은 물질로 성장시키고, 응력원(130') 외부의 반도체 기판(100)에 형성된 제2 이종 박막(140') 부분에 인장 응력을 발생시켜 그 부분을 소자층으로 사용한다.
다른 예로서, 응력원(130')에 전위가 발생하더라도 홈(110')의 양 측면에서 성장되어 온 제1 이종 박막이 만나는 계면, 즉 홈(110')의 가운데에서 발생할 확률이 높으므로, 홈(110')의 가운데 부분을 제외한 나머지 응력원(130') 상에 형성한 제2 이종 박막(140') 부분을 소자층으로 사용하는 방법도 가능하다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다. 또한, 다음 실험예들이 본 발명을 제한하려는 것은 아니다.
(실험예)
Si(001) 기판에 전자빔 리소그라피를 이용하여 마스크 패터닝을 한 후 플라즈마를 이용한 건식 식각을 통해 100nm×100nm×100nm의 크기로 홈을 형성하였다. 홈의 너비를 100nm로 규정한 것은 이 홈을 채울 Si0.8Ge0.2막의 임계 두께의 2배 이하가 되어야 무전위의 응력원을 얻을 수 있기 때문이다. 마스크를 제거한 다음, 홈이 형성된 Si 기판에 UHV-CVD를 이용하여 10nm의 Si 완충막을 650℃에서 성장시켰다. 이러한 완충막은 Si 기판의 표면 및 홈 내의 성장 표면의 표면 거칠기를 완화하고 미세한 결함을 덮음으로써 에피택셜 성장을 위한 표면을 형성하는 역할을 한다. 완충막의 형성 뒤에는 450℃에서 Si0.8Ge0.2막을 50nm 성장시켜 100nm 너비의 홈을 채웠다. 홈 내의 Si0.8Ge0.2막이 에피택셜 성장하는 동안 Si 기판 표면에서도 에피택셜 성장이 일어나게 되고, 이와 같은 막은 Si 기판 격자와의 불일치 때문에 전위 생성의 요인이 된다. 이를 제거하고 홈 내의 Si0.8Ge0.2막을 드러내기 위하여 CMP를 이용하여 표면을 평탄화시켰다. 이렇게 하여 홈 내에 Si0.8Ge0.2막으로 된 응력원을 남기고, 그 위에 500℃의 저온에서 Si막을 성장시켰다. 그 결과, 응력원 위에서는 Si막이 응력원으로부터 인장 응력을 받아 격자상수가 늘어났다.
본 발명에 따른 격자 변형된 반도체 박막 형성 방법에서 형성되는 응력장의 발생 및 제어는 다음의 구체적인 전산 모사(computer simulation) 실험예들을 통하여 설명할 수 있다.
(전산 모사 1)
도 6a 및 도 6b는 본 발명에 따라 형성한 응력원의 특정 배열과 그에 따른 응력원 및 그 주위에 형성되는 응력 분포를 계산한 전산 모사 결과이다.
먼저 도 6a는 모사를 위해 홈 내부가 Si 기판(100)의 격자보다 격자상수가 큰 Si0.8Ge0.2로 채워진 응력원(170)의 배열 양상을 Si 기판(100)의 상면과 단면에서 본 형태이다.
도 6a에서와 같이 본 전산 모사 1에서는, 응력원(170)은 Si 기판에 100nm×100nm×100nm의 홈을 서로가 100nm의 거리를 이루도록 형성하고 이 내부를 Si0.8Ge0.2로 채워 형성한 것으로 가정한다. 그리고, 그 위에는 10nm 두께의 Si 박막(180)이 성장된 것으로 가정한다. 전산 모사를 시행한 구간은 구역(190)이며, 도 6a에서 보는 바와 같이 그 넓이의 1/4에 해당하는 구간이 응력원(170)의 위에 존재하게 된다.
도 6b는 도 6a의 모사 결과를 나타내는 그림이다. 도 6b에서 밝은 부분은 인장 응력을 나타내며 어두운 부분은 압축 응력을 나타낸다. 계산 구간의 응력 분포에서 알 수 있듯이 아래에 응력원(170)이 존재하는 구역에서는 Si 박막(180)에 인장 응력이 인가되며 이는 응력원(170)의 경계에 가까워질수록 그 정도가 감소하게 된다. 반면, 응력원(170)에서 50nm 떨어진 구역, 즉 이웃하는 두 응력원(170)의 가운데에 해당하는 구역에서는 압축 응력이 인가되는 것을 알 수 있다. 이는 이웃하는 응력원(170)에 의한 인장 응력과 평형을 이루기 위한 압축 응력이다. 이와 같은 압축 응력은 이종 접합에 의한 것이 아닌, 주변의 응력장에 의한 것이며, 이는 이웃하는 응력원(170) 사이의 구간에서 응력원(170) 자체의 전위 생성 여부와 관계없이 무전위이면서 응력이 작용하는 구간을 제어할 수 있다는 것을 의미한다.
(전산 모사 2)
도 7a 내지 도 7c는 도 6a에 비하여 응력원의 모양을 달리하고 응력원을 채우는 물질의 격자 상수를 변화시킴으로써 응력 양상을 변화시켰을 경우에 대한 응력원 및 그 주위에 형성되는 응력 분포를 계산한 전산 모사 결과이다.
도 6a의 경우 정육면체 형태의 3차원적 응력원(170)을 배열하였으나, 도 7a의 경우 선 형태의 1차원적 응력원(200)의 배열을 설정하였다. 도 7a에 도시한 바와 같이, Si 기판(100)에 너비 100nm와 깊이 100nm의 홈을 선 형태로 100nm 간격으로 배열한 후 이종 박막 물질을 채워 응력원(200)을 형성한 경우를 가정한다. 그리고 응력원(200)을 채우는 물질의 격자상수가 반도체 기판(100)의 격자상수보다 작고 큰 경우 각각에 대하여 그 위에 성장하는 Si 박막(210)에 작용하는 응력 분포를 계산하기 위하며, 첫 번째 경우는 격자상수가 Si 기판(100)보다 큰 Si0.8Ge0.2로 홈을 채워서 응력원(200)이 인장 응력을 작용하도록 한 경우를 가정한다. 두 번째 경우는 기계적 성질이 Si0.8Ge0.2와 같은 크기로서 반대 부호, 즉 같은 정도의 압축 응력을 작용하는 응력원(200)을 형성하는 경우를 가정한다. 두 경우 모두 응력원(200)을 포함하는 Si 기판(100) 위에 10nm 두께의 Si 박막(210)을 전 표면에 걸쳐 성장시킨 경우를 가정한다. 모사를 시행한 구간은 구역(220)이며 그 넓이는 100 nm×100nm 이다. 따라서, 그 넓이의 1/2에 해당하는 구간이 응력원(200)의 위에 존재하게 된다.
도 7b는 응력원(200)이 인장 응력을 제공하는 첫 번째 경우에 대한 전산 모사 결과이고, 도 7c는 응력원(200)이 압축 응력을 제공하는 두 번째 경우에 대한 전산 모사 결과이다. 도 7b와 도 7c에서 밝은 부분은 인장 응력을 나타내며 어두운 부분은 압축 응력을 나타낸다.
도 7b와 도 7c로부터 알 수 있는 바와 같이, Si 기판(100)의 격자상수보다 큰(작은) 격자상수를 갖는 물질로 응력원(200)을 형성한 경우 그 위에 성장시킨 Si 박막(210)에는 인장(압축) 응력이 작용하여 밝은(어두운) 음영으로서 계산 결과에 나타난다. 하지만 응력원(200)의 경계로부터 50nm 떨어진 구간, 즉 이웃하는 응력원(200)의 중간 영역에서는 양쪽 응력원(200)의 인장(압축) 응력에 대한 평형을 이루기 위해 압축(인장) 응력이 Si 박막(210)에 작용하고, 이로 인하여 Si 박막(210)에는 어두운(밝은) 음영으로서 계산 결과가 나타난다. 이와 같은 양상은 응력원(200) 내에 전위의 생성 여부와 관계가 없다. 전위가 생성되어 응력원(200) 내의 물질이 고유격자로 돌아가도 Si 기판(100)의 고유격자와의 본질적인 격자 상수 차이에 의해 응력원(200) 주위에는 응력 분포가 존재하며, 이웃하는 응력원(200) 사이의 구간에서는 무전위로서 격자 변형된 Si 박막(210)을 얻을 수 있다.
도 7b 및 도 7c의 결과(전산 모사 2)를 도 6b의 결과(전산 모사 1)와 비교하였을 때, 응력의 크기가 도 7b 및 도 7c의 경우에 더 큰 것을 알 수 있다. 이는 전산 모사 2의 경우 응력원(200)의 모양이 1차원적이고 전산 모사 1의 경우 응력원(170)의 모양이 3차원적이므로, 1차원적인 전산 모사 2의 경우에 응력 평형을 이루어야 하는 이웃하는 응력원의 수가 3차원적인 전산 모사 1의 경우에 비해서 적기 때문이다.
이상 전산 모사 1 및 전산 모사 2의 결과에서 알 수 있듯이, 이웃하는 응력원 사이에서는 표면 전체의 응력 평형을 이루기 위해 응력원 위와는 반대 부호의 응력이 최종적으로 성장한 박막에 작용한다. 또한 응력 평형을 이루는 과정에서 응력원에 의한 영향은 실제 응력원 넓이의 60% 정도에 한정되어 있다.
(전산 모사 3)
도 8a 및 도 8b는 도 7a와 같은 경우에서 이웃하는 응력원 사이를 끊어준 경우에 응력원 및 그 주위에 형성되는 응력 분포를 계산한 전산 모사 결과이다.
도 8a에 도시한 바와 같이, Si 기판(100)에 너비 100nm와 깊이 100nm의 홈을 선 형태로 100nm 간격으로 배열한 후 Si0.8Ge0.2로 채워 응력원(200)을 형성한 경우를 가정한다. 그리고 응력원(200)을 포함하는 Si 기판(100) 위에 10nm 두께의 Si 박막(210)을 전 표면에 걸쳐 성장시킨 경우를 가정한다. 응력원(200) 사이의 Si 박막을 10nm 깊이로 제거하여 트렌치(230)를 파 응력원(200) 사이를 끊어준 경우를 가정한다. 모사를 시행한 구간은 구역(220)이며 그 넓이는 100nm×100nm이다. 따라서, 그 넓이의 1/2에 해당하는 구간이 응력원(200)의 위에 존재하게 된다.
응력 분포 결과는 도 8b와 같으며, 이를 통해 응력원 위의 Si 박막(210)에서는 응력원(200)의 약 90% 넓이에 해당하는 부분이 인장 응력을 받는 것을 알 수 있으며, 이웃하는 응력원(200) 사이의 구역에서는 트렌치(230)에 의하여 응력이 해소되었음을 알 수 있다. 즉, 트렌치(230)를 형성하여 이웃하는 응력원(200) 사이의 구역에서 발생하는 반대 부호의 응력을 제거함으로써 응력원(200)에 의한 격자 변형이 전산 모사 1 및 2에서보다 효과적으로 이루어지게 됨을 알 수 있다.
이상, 본 발명의 상세한 설명을 하였으나, 본 발명의 범위에서 벗어나지 않은 한도 내에서 여러 가지 변형이 가능함은 본 발명이 속하는 기술 분야에서 통상적 지식을 가진 자에게는 자명할 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명에서는 반도체 기판에 홈을 형성하고, 이 내부에 격자상수가 다른 반도체 물질을 임계 두께 이하로 에피택셜 성장시킴으로써 무전위인 상태로 격자 변형된 물질로 채워진 홈, 즉 응력원을 형성한다. 이와 같은 응력원은 무전위, 무결함이므로 이러한 응력원을 포함한 반도체 기판 위에 또 다른 반도체 박막을 에피택셜 성장시킬 경우 무전위, 무결함인 상태로 격자 변형된 반도체 박막을 얻을 수 있다. 이는 기존의 방법, 즉 매우 두꺼운 막을 형성하면서 전위를 인위적으로 형성시켜 격자 이완을 유도하는 가상 기판을 이용하는 방법에 비해 간단하면서도 무전위의 막을 얻을 수 있다는 장점을 제공한다.
또한, 홈 내부의 성장이 임계 두께 이상으로 됨에 따라 전위가 생성하여도 격자상수의 차이에 의한 본질적인 응력장이 이웃하는 응력원 사이에 형성된다. 이 경우 역시 그 위에 반도체 박막을 에피택셜 성장시킬 경우 격자 변형을 유도할 수 있으며 이와 같은 방법도 기존의 방법에 비하여 무전위이면서 간단하게 격자 변형된 반도체 박막을 형성할 수 있다.
도 1a 내지 도 1d는 본 발명에 따른 격자 변형된 반도체 박막 형성 방법의 제1 실시예를 공정 순서별로 보인 단면도들이다.
도 2는 Si 기판 위에 SiGe 박막을 성장시킬 경우 Ge 농도에 따른 전위(dislocation) 생성을 위한 임계 두께(critical thickness)를 나타내는 그래프이다.
도 3a 내지 도 3d는 본 발명에 따른 격자 변형된 반도체 박막 형성 방법에서 세부적인 성장 단계 및 응력 발생 기구를 설명하기 위한 단면 모식도들이다.
도 4a 내지 도 4d는 본 발명에 따른 격자 변형된 반도체 박막 형성 방법의 제2 실시예를 공정 순서별로 보인 단면도들이다.
도 5a 내지 도 5c는 본 발명에 따른 격자 변형된 반도체 박막 형성 방법의 제3 실시예를 공정 순서별로 보인 단면도들이다.
도 6a 및 도 6b는 본 발명에 따라 형성한 응력원의 특정 배열과 그에 따른 응력원 및 그 주위에 형성되는 응력 분포를 계산한 전산 모사(computer simulation) 결과이다.
도 7a 내지 도 7c는 도 6a에 비하여 응력원의 모양을 달리하고 응력원을 채우는 물질의 격자 상수를 변화시킴으로써 응력 양상을 변화시켰을 경우에 대한 응력원 및 그 주위에 형성되는 응력 분포를 계산한 전산 모사 결과이다.
도 8a 및 도 8b는 도 7a와 같은 경우에서 이웃하는 응력원 사이를 끊어준 경우에 응력원 및 그 주위에 형성되는 응력 분포를 계산한 전산 모사 결과이다.

Claims (12)

  1. 반도체 기판에 홈(trench)을 형성하는 단계;
    상기 홈 내부에 상기 반도체 기판과 격자상수가 다른 제1 이종 박막을 에피택셜 성장시켜 응력원(stressor)을 형성하는 단계; 및
    상기 응력원이 형성된 상기 반도체 기판 상에 상기 제1 이종 박막과 격자상수가 다른 제2 이종 박막을 에피택셜 성장시켜 상기 응력원에 의한 응력장으로 인해 격자 변형된 반도체 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 격자 변형된 반도체 박막 형성 방법.
  2. 제1항에 있어서, 상기 홈의 너비는 상기 반도체 기판과 상기 제1 이종 박막의 관계에서 상기 제1 이종 박막에 전위가 형성되는 임계 두께(critical thickness)의 2배 이하로 형성하는 것을 특징으로 하는 격자 변형된 반도체 박막 형성 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 홈의 너비와 깊이는 10nm에서 100㎛의 범위 이내로 형성하는 것을 특징으로 하는 격자 변형된 반도체 박막 형성 방법.
  5. 제1항 또는 제2항에 있어서, 상기 응력원을 형성하는 단계는,
    상기 홈의 측면에서부터 상기 제1 이종 박막을 성장시켜 상기 홈을 채우는 단계; 및
    상기 반도체 기판 상에 성장되어 있는 상기 제1 이종 박막을 화학 기계적 연마(chemical mechanical polishing : CMP)로 평탄화시키는 단계를 포함하는 것을 특징으로 하는 격자 변형된 반도체 박막 형성 방법.
  6. 제1항 또는 제2항에 있어서, 상기 응력원을 형성하는 단계는,
    상기 홈을 제외한 상기 반도체 기판 상면에 마스크(mask)를 형성하는 단계;
    상기 홈의 측면에서부터 상기 제1 이종 박막을 성장시켜 상기 홈을 채우는 단계; 및
    상기 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 격자 변형된 반도체 박막 형성 방법.
  7. 제1항 또는 제2항에 있어서, 상기 제1 이종 박막은 상기 반도체 기판과 상기 제2 이종 박막보다 격자상수가 큰 물질로 성장시키고, 상기 제2 이종 박막에서 상기 응력원에 의해 인장 응력이 발생된 부분에 반도체 소자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 격자 변형된 반도체 박막 형성 방법.
  8. 제1항 또는 제2항에 있어서, 상기 반도체 기판은 Si, Ge, GaAs, InP, GaN, InAs, GaP, Al2O3 또는 GaSb 기판 중 어느 하나인 것을 특징으로 하는 격자 변형된 반도체 박막 형성 방법.
  9. 제8항에 있어서, 상기 제1 이종 박막은 SiGe, SiC, SiGeC, InAlAs, InAlGaAs, InP, InGaAsP, InGaAs, GaAs, Si, GaN, AlN 또는 이들의 조합으로 구성된 이종접합층 중 어느 하나인 것을 특징으로 하는 격자 변형된 반도체 박막 형성 방법.
  10. 제9항에 있어서, 상기 제2 이종 박막은 SiGe, SiC, SiGeC, InAlAs, InAlGaAs, InP, InGaAsP, InGaAs, GaAs, Si, GaN, AlN 또는 이들의 조합으로 구성된 이종접합층 중 어느 하나인 것을 특징으로 하는 격자 변형된 반도체 박막 형성 방법.
  11. 제1항 또는 제2항에 있어서, 상기 홈을 두 개 이상 형성하고 상기 홈의 모양 및 배열은 상기 응력원에 의한 응력장을 조절할 수 있는 구조를 포함하는 것을 특징으로 하는 격자 변형된 반도체 박막 형성 방법.
  12. 제11항에 있어서, 상기 응력원 사이의 상기 제2 이종 박막 부분을 식각하는 단계를 더 포함하는 것을 특징으로 하는 격자 변형된 반도체 박막 형성 방법.
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