JPH04241413A - 半導体基板及びその製造方法並びに半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，ヘテロ接合化合物半導
体を含む半導体基板及びその製造方法並びに異種材料か
らなる素子を集積した半導体装置に関する。

【０００２】超高速コンピュータや光通信技術の発達，
融合に伴い，Ｓｉのもつ超高集積性や種々の化合物半導
体のもつ高速性，光応用等の多様性等を併せもち，高性
能かつ高機能の素子を実現するための半導体材料が要望
されている。そのため異種材料から作られる素子を集積
化できる基板材料として，化合物半導体を含むヘテロエ
ピタキシャル結晶が要求されている。

【０００３】しかし，物性の異なる材料を組み合わせる
ヘテロ接合化合物半導体の品質は必ずしも充分ではない
。とくに，転位の存在は素子特性を著しく劣化させるこ
とから，成長時に発生する転位が少ないヘテロエピタキ
シャル結晶の製造技術が強く求められている。

【０００４】

【従来の技術】基板結晶と異なる結晶材料をエピタキシ
ャル成長するヘテロ接合エピタキシャル結晶中には，し
ばしば転位が高密度に発生する。

【０００５】その原因として，基板結晶とエピタキシャ
ル結晶との格子定数のミスマッチによるもの，エピタキ
シャル成長の初期に島状の成長をすることによるものが
知られそれぞれ対処されているが，その他に，今もなお
解決が困難なものとして，基板と成長層との熱膨張率の
相違に基づくものがある。

【０００６】基板と成長層との間に熱膨張率の違がある
と，エピタキシャル成長の際には基板結晶とエピタキシ
ャル結晶との格子定数とがおおよそ一致していても，成
長温度から室温等へと温度を変化したときに両者の熱膨
張率が異なることから格子定数のミスマッチを生じ，こ
の結果発生する熱応力によって転位が発生するのである
。

【０００７】従来，かかる転位の発生を減少すべく，比
較的低温で成長することにより室温との温度差を減少さ
せる試みがなされた。しかし，成長温度を下げると結晶
の品質が悪化することから，材料の組み合わせが多い化
合物半導体の全てについて，充分に転位密度を低下させ
る迄には到らなかった。例えばＣＶＤ法によるＩｎＰ基
板上へのＧａＡｓ結晶のエピタキシにおいては成長温度
の下限は高々６００℃に過ぎず，熱応力に起因する転位
発生を回避するには高温に過ぎる。

【０００８】そこで，熱膨張率をみかけ上基板と一致さ
せ，基板との熱膨張率の相違から生ずるエピタキシャル
層内の熱応力をみかけ上減少させる方法が考案された。 この方法では，単結晶サファイア基板上に格子状に熱膨
張率の小さいＳｉ単結晶層をエピタキシャル成長した後
，サファイア基板と格子状のＳｉ単結晶層の上に重ねて
エピタキシャルＧａＡｓ単結晶層を成長する。

【０００９】従って，ＧａＡｓ単結晶層内では，Ｓｉ単
結晶上の応力とサファイア基板上の応力とが互いに相殺
され，平均化される結果，巨視的には熱応力がみかけ上
減少するというものである。

【００１０】しかし，サファイア基板とエピタキシャル
成長したＳｉ単結晶とが混在している基板上にさらにＧ
ａＡｓ単結晶層をエピタキシャル成長しなければならず
，ＧａＡｓ単結晶層の品質の低下を招きやすい。

【００１１】また，単結晶の組み合わせであることが必
要なために，材料，条件面からの制約が厳しい。さらに
，熱膨張率の差に合わせて成長時に格子定数を予めミス
マッチさせる方法も行われているが，使用できる材料，
条件が著しく限定されてしまう。

【００１２】

【発明が解決しようとする課題】上述の様に，従来のヘ
テロエピタキシ技術では，多くの材料があり，それぞれ
が異なる熱膨張率をもつ化合物半導体結晶の全てについ
て，基板との熱膨張率を整合させることは難しく，従っ
て転位密度を低くすることは困難であった。

【００１３】また，成長温度を低くするにも下限があり
，多くを期待しがたい。さらに，基板上に熱膨張率の異
なる単結晶を二重にエピタキシャル成長させることによ
り，基板との見掛けの熱膨張率を一致させ，微視的応力
を相殺し，巨視的応力を減少させる方法は，エピタキシ
ャルＳｉに重ねて二重に成長をするため品質が劣るとい
う問題がある他，エピタキシャルＳｉはそれ自体がＧａ
Ａｓ層のエピタキシャル基板とされるため，基板として
通常使用される程度の高い品質が要求され，材料の組み
合わせが極めて限定されるという欠点があった。

【００１４】このため従来の技術では，　熱膨張率が基
板と整合する結晶と整合しない結晶とを同一基板上に混
在させることは結晶性の観点から難しく，　オプトエレ
クトロニクス集積回路の如く異種結晶材料を一基板上へ
搭載する必要がある半導体装置を実現することは困難で
あった。

【００１５】本発明は，基板と熱膨張率の異なるヘテロ
エピタキシャル単結晶を含む低転位密度の半導体基板及
びその製造方法並びに異種材料の素子を集積した半導体
装置を提供することを目的としている。

【００１６】

【課題を解決するための手段】上記目的を達成するため
の本発明の構成を，図１〜図３を参照して説明する。図
１は本発明の第一実施例説明図であり，図１（Ａ）は半
導体基板の斜視図を，図１（Ｂ）は図１（Ａ）中のＡ−
Ｂ断面の構造を示している。

【００１７】図２は本発明の第一実施例工程図であり，
半導体基板の断面を示している。図３は本発明の第二実
施例の平面図，及び断面図である。本発明の第一の構成
に係る半導体基板は，半導体結晶からなる基体１と，該
基体１表面上の一部に形成された半導体単結晶層３と，
該単結晶層３に隣接して該基体１表面上に形成された緩
和層２とを有して，該緩和層２は，該基体１の熱膨張率
が該緩和層２と該単結晶層３の熱膨張率の間にあるよう
に選択された物質からなることを特徴として構成され，
および，第二の構成は，上記第一の構成の半導体基板で
あって，上記基体１表面上に形成された上記単結晶層３
と上記緩和層２との面積比が，該基体１と該緩和層２の
熱膨張率の差の二乗と該基体１と該単結晶層３の熱膨張
率の差の二乗との比の０．５〜１．５倍であることを特
徴として構成され，および，第三の構成は，上記第一及
び第二の構成の半導体基板を製造する方法であって，上
記基体１表面上に上記緩和層２の構成物質を堆積する工
程と，該基体１表面上の上記単結晶層３が形成されるべ
き領域に堆積した該緩和層２の構成材料を除去して該緩
和層２を形成する工程と，上記緩和層２をマスクとして
，該基体１表面上の上記単結晶層３が形成されるべき領
域に該単結晶層３を選択的に堆積する工程とを有するこ
とを特徴として構成され，および，第四の構成は，上記
第一又は第二の構成の半導体基板を製造する方法であっ
て，上記基体１表面上の上記緩和層２が形成されるべき
領域へ選択的に堆積して該緩和層２を形成する工程と，
該基体１表面上の該単結晶層３が形成されるべき領域へ
選択的に堆積して該単結晶層３を形成する工程とを有す
ることを特徴として構成され，および，第五の構成は，
上記基体１表面の一部に上記単結晶層２３及び上記緩和
層２２が形成された上記第一又は第二の構成の半導体基
板を用いて製造される半導体集積回路であって，該集積
回路の一部の素子２６が該単結晶層２３に設けられ，該
集積回路のその他の一部の素子２７が，該単結晶層２３
及び該緩和層２２のいずれもが形成されていない該基体
２１の表面２１Ｃ上に堆積され，該基体２１と格子整合
する半導体結晶２７Ａ，２７Ｂ，２７Ｃ　に設けられた
ことを特徴として構成される。

【００１８】

【作用】ヘテロエピタキシにおいて，成長後の温度変化
に伴ってエピタキシャル堆積層内に生じ，転位発生の原
因となる熱応力は，基板とエピタキシャル堆積層との熱
膨張率の相違に起因して生ずる。

【００１９】本発明の特徴的構成の一つは，図１を参照
して，基板１上の堆積層８を小領域に分割し，各領域に
単結晶層３と緩和層２を配分することで，熱膨張率の異
なる領域をモザイク状に混在せしめたものであり，基板
との熱膨張率の差から各領域内に生ずる微視的熱応力が
一の領域では圧縮，他の領域では引張となるように，単
結晶層３と緩和層２との熱膨張率が選ばれている。

【００２０】かかる本発明の構成では，単結晶層３内の
熱歪みは，緩和層２と接する周辺において吸収されるか
ら，エピタキシャル単結晶層３内の微視的熱応力は，　
各小領域毎に緩和されることになり，堆積層８全体が一
体として生ずる如き大きな熱応力は発生しないのである
。

【００２１】熱応力により転位が発生するのは，エピタ
キシャル単結晶層３中で転位発生のまたは転位固着の臨
界応力を越えた熱応力を，転位の発生，増殖により緩和
する機構が働くからである。

【００２２】しかるに，　かかる臨界応力を越えるには
，一定の大きさの領域にわたり応力緩和がなされないこ
とが必須であり，逆にいえばそれ以下の寸法の単結晶層
３の内部には臨界応力を越える熱応力は発生せず，転位
は生じないのである。

【００２３】従って，本構成によれば，　小領域のエピ
タキシャル単結晶層３毎に応力が緩和されるから，エピ
タキシャル単結晶層３内部には微視的に見ても臨界応力
を越える熱応力は発生せず，転位の発生，増殖が起こら
ない。その結果転位密度の低いエピタキシャル単結晶層
３を実現できるのである。

【００２４】更に，緩和層により単結晶層の変形が制限
されるから，係る変形に伴って生ずる応力集中を回避で
きるのである。加えて，本発明の上記構成によれば，堆
積層８は熱膨張率の異なる層のモザイクであるから，堆
積層８の平均熱膨張率を，構成物質の熱膨張率と領域の
面積比とを自由に選定して，基体１の熱膨張率に近似す
ることができる。この結果，堆積層８全体として巨視的
な熱応力を減少せしめることができる。

【００２５】かかる場合，基体の反りを防止できるから
，この面からも転位密度の低いエピタキシャル単結晶層
を実現できるのである。上述の微視的及び巨視的熱応力
を緩和，減少する効果を奏するには，エピタキシャル層
の平均熱膨張率を基板の熱膨張率に近づけることが必要
であり，このため， 　　　　　　　　α（Ｅ）＜α（Ｓ）＜α（Ｒ）　　　
又は　　α（Ｅ）＞α（Ｓ）＞α（Ｒ）　　　　　　　
　　　　　　　　　　式１となる熱膨張率をもつ物質が
緩和層の材料として選択されねばならない。ここで，　
α（Ｅ）　はエピタキシャル単結晶層３の，　α（Ｓ）
　は基体１の，　α（Ｒ）　は緩和層２の熱膨張率であ
る。

【００２６】かかる物質のなかで，　特に有用なオプト
エレクトロニクス材料として，　ＧａＡｓを単結晶層に
，ＩｎＰを基体に，Ｓｉを緩和層とすることができる。 もちろん混晶を含めて３族─５族化合物半導体の組み合
わせ，それらとＳｉとの組み合わせ，半導体結晶と絶縁
物との組み合わせとすることもできる。

【００２７】かかる物質の一部を熱膨張率とともに示せ
ば， 　　　　　　　　Ｓｉは２．６　×１０−６　ｄｅｇ−
１，　　　　　ＩｎＰは４．５　×１０−６　ｄｅｇ−
１，　　　　　ＡｌＡｓは５．２　×１０−６　ｄｅｇ
−１，　　　　　　　Ｇｅは５．７　×１０−６　ｄｅ
ｇ−１，　　　　　　　ＧａＰは５．９　×１０−６　
ｄｅｇ−１，　　　ＧａＡｓは６．９　×１０−６　ｄ
ｅｇ−１である。

【００２８】さらに，　エピタキシャル層の平均応力即
ち巨視的応力を最低にするには，　単結晶層の面積／緩
和層の面積＝（α（Ｓ）−α（Ｒ））２　／（α（Ｓ）
−α（Ｅ））２　　　　　式２となるように，　単結晶
層の領域と緩和層との領域の面積を選択すればよい。

【００２９】このとき，エピタキシャル層の平均熱膨張
率は基体の熱膨張率と等しく，平均応力は零となり，巨
視的熱応力による転位の発生，増殖はない。しかしなが
ら，低転位密度の単結晶層が製造される範囲は上記の面
積比に限られるものではない。

【００３０】前述したように，一定の条件下で転位が発
生するには，その条件に応じた一定の大きさの単結晶領
域が必要であるが，かかる単結晶領域を小さくすること
により多少の平均応力があっても転位の発生，増殖を防
ぎ得るからである。

【００３１】実験によれば，転位の発生は，エピタキシ
ャル層の平均熱膨張率と基体の熱膨張率とが一致する上
記面積比に対して，０．５　〜１．５　の範囲において
起らない。本発明に係る構成の半導体基板の製造におい
て，緩和層２を単結晶層３の成長に先立ち形成すること
により，単結晶層２の成長後室温等へ温度を変化する場
合に発生する熱応力を緩和層２により有効に緩和するこ
とができる。

【００３２】従って，　単結晶層３の転位密度が低くな
る。かかる緩和層２は，基体１上全面に成長した後エッ
チングにより形成することができるし，また選択的に堆
積させて形成することもできる。

【００３３】選択的堆積によると，緩和層２の領域を堆
積時から小さくできるから，緩和層２の結晶性等の品質
を良くすることができる。また，単結晶層３を先に形成
することもできる。かかる場合，選択成長により小領域
の単結晶層３を形成することで，熱応力を小さくするこ
とができる。

【００３４】さらに，単結晶層３及び緩和層２をともに
選択的に堆積することによって，集積回路の製造プロセ
スにおける融通性に富むエピタキシャル成長手段を提供
することができる。

【００３５】さらに，これらの選択的成長において，先
に形成された層をマスクとすることにより本発明のモザ
イク状構造の製造が容易になる。次に，本発明の第五の
構成は，単結晶層と緩和層からなる上述した構造の堆積
層を基板表面の一部に設け，残りの基板表面に格子定数
，熱膨張率等が基板と整合する結晶を通常のエピタキシ
技術により成長したものである。

【００３６】かかる構成によると，キャリアの移動度，
集積化の容易性，素子構造の多様性等電子回路素子用と
して優れた特性をもつ結晶材料と，多様なバンド構造を
有しかつ結晶性が優れ，光素子，量子効果素子等に応用
できる結晶材料とを一つの基板上に容易に形成すること
ができる。

【００３７】従って，上記単結晶層に回路素子を，格子
定数等の整合した結晶に光素子等を各別に形成すること
ができるから，優れた特性をもつオプトエレクトロニク
ス集積回路を製造することができる。

【００３８】

【実施例】以下本発明の実施例を図面を参照して説明す
る。図１は本発明の第一実施例であり，かかる構造は図
２に示す工程により実現される。

【００３９】先ず同図（Ａ）を参照して，例えば面方位
（１００）のＩｎＰ基体１表面上に例えば厚さ０．２　
μｍのＳｉＯ２　膜４をＣＶＤまたは蒸着により堆積す
る。次いで，同図（Ｂ）に示す様に，ＩｎＰ基体１表面
上の図１に示す単結晶層３が形成されるべき部分に堆積
したＳｉＯ２　膜４をホトエッチングにより除去し，こ
の部分の基体１表面を露呈する。

【００４０】次いで，同図（Ｃ）に示す様に，基体１上
に厚さ３μｍのＳｉ層５をＣＶＤにより堆積する。ＣＶ
Ｄ成長は，例えば基板温度を６００〜８００℃とし，Ｓ
ｉＨ４　を原料とする。尚，Ｓｉ層５の厚さは素子によ
り，又はプロセスを考慮して適宜適当なものとしてよく
，またＳｉ層５は単結晶であってもよく，多結晶又は非
晶質とすることもできる。

【００４１】次いで，同図（Ｄ）に示すように，上記基
板１をＨＦ溶液中に浸漬してＳｉＯ２　膜４を除去する
。 この時，同時にＳｉＯ２膜４上に堆積していたＳｉ層が
除去され，Ｓｉからなる所定のパターンの緩和層２が形
成される。勿論，ドライエッチ等他のリソグラフィ工程
により緩和層２を形成してよい。

【００４２】次いで，同図（Ｅ）に示す如く，ＧａＡｓ
層２をＣＶＤにより成長する。ＣＶＤ成長は，基板温度
を６００〜８００℃とし，金属ＧａとＡｓＣｌ３　を原
材料とする通常の塩化物系ＣＶＤ法によることができる
。

【００４３】この工程では，ＧａＡｓは自然酸化膜が形
成されているＳｉ表面には堆積しないので，Ｓｉからな
る緩和層２をマスクとして選択的に基板１表面上に堆積
し，ＧａＡｓの単結晶層３を形成することができる。

【００４４】その単結晶層３の厚さは，適宜自由に決め
ることができるが，例えばＦＥＴ（電界効果トランジス
タ）を形成するときは略３μｍであり，緩和層２と同じ
厚さにすることで表面は平坦になり，後の素子形成が容
易になる。

【００４５】本実施例での単結晶層３の大きさは，例え
ば２０μｍｘ３０μｍ〜５００μｍｘ９００μｍとする
ことができる。この大きさは，用途により又は転位発生
等を防ぐため材料，厚さ，成長条件等により異なるもの
とするのは当然である。

【００４６】本発明の第一の実施例において，単結晶層
３と緩和層２との面積比は式２から巨視的熱応力が最小
となる略１．５：１　に近くとられる。かかる比にする
ために，　緩和層２を化合物半導体層からなる２以上の
領域とＳｉからなる領域とで構成することもできる。

【００４７】また，この化合物半導体層を単結晶とする
ときは，当然に単結晶層３と同様に素子形成に用いるこ
とができ，より多様な集積回路の実現に寄与することが
できる。

【００４８】緩和層をＳｉ層に代えて他の半導体物質と
することも当然にできる。また緩和層を絶縁体とすると
きは，多結晶Ｓｉとしたときと同様に素子間の絶縁分離
がなされ，素子形成が容易になる。

【００４９】本発明の第二実施例を第３図〜第５図に示
す。第３図（Ａ）は平面図であり，配線前のオプトエレ
クトロニクス集積回路の一部を表しており，同図（Ｂ）
は（Ａ）中Ｃ−Ｄ断面図であり，結晶の構造を表してい
る。

【００５０】第３図を参照して，ＧａＡｓの単結晶層２
３と多結晶Ｓｉの緩和層２２とが，光素子２７が形成さ
れる領域２１Ｃを除くＩｎＰ基体２１表面上に形成され
ている。単結晶層２３には，表面に電極２６Ａ，２６Ｂ
，２６Ｃ　が設けられ，　１又は２以上のＦＥＴ２６が
形成される。

【００５１】光素子２７は，　上記領域２１Ｃ上に積層
され，　基板と格子整合されたｎ−ＩｎＰ層２７Ａ，Ｉ
ｎＧａＡｓの吸収層２７Ｂ，ＩｎＧａＡｓＰのウインド
層２７Ｃに電極２７Ｄを設けて形成される。

【００５２】第二実施例の構造は，　その形成の工程を
示す第４図に従い，以下の様にして形成される。先ず，
　第４図（Ａ）〜（Ｂ）を参照して，ＩｎＰ基板２１表
面上に第一実施例と同様にして緩和層２を形成する。た
だし，光素子２７が形成される基板表面２１ＣにはＳｉ
Ｏ２　膜２４を設け，緩和層２を形成しない。

【００５３】次いで，同図（Ｃ）を参照して，光素子２
７が形成される基板表面２１Ｃを覆い単結晶層の形成さ
れる領域に開口しているＳｉＯ２　膜２４Ｂを設けて単
結晶層２３をエピタキシャル成長する。

【００５４】次いで，同図（Ｄ）を参照して，重ねてＳ
ｉＯ２　膜２４Ｃを堆積し，上記光素子２７が形成され
る基板表面２１Ｃ上のＳｉＯ２　膜２４Ｂ，２４Ｃをエ
ッチングにより除去したのち，　上記領域２１Ｃ上にｎ
−ＩｎＰ層２７Ａ，ＩｎＧａＡｓからなる吸収層２７Ｂ
，ＩｎＧａＡｓＰからなるウインド層２７ＣをＣＶＤエ
ピタキシャル成長により形成する。

【００５５】これらの成長層の材料は目的により種々の
化合物半導体結晶を用いることができるし，また任意の
構造とすることができるのは当然である。次いで，同図
（Ｅ）に示すように，上記ＳｉＯ２　膜２４Ｃを除去し
，光素子の形成される部分をメサ型にエッチングするこ
とにより，本実施例の結晶の構造が作られる。

【００５６】次いで，同図（Ｆ）を参照して，ドーピン
グ，電極配線の形成等のデバイス製造工程を経て完成さ
れる。次に，第二実施例の構造を形成するための他の工
程を，断面図で示した第５図に従い説明する。

【００５７】初めに，同図（Ａ），（Ｂ）を参照して，
単結晶層２３が形成される領域を除き前記と同様にして
緩和層２２を形成する。次いで，同図（Ｃ），（Ｄ）を
参照して，単結晶層をエピタキシャル成長したのち，上
記光素子２７が形成される基板表面２１Ｃ上を除いて全
面にＳｉＯ２　膜２４Ｃを堆積し，これをマスクとして
緩和層２２をエッチングにより除去する。その後，緩和
層２２をマスクとして光素子用結晶を選択的にエピタキ
シャル成長し，さらにＳｉＯ２　膜２４Ｃをエッチング
で除去する。

【００５８】その後の工程は，　前述したものと同じで
ある。この工程では，　ＳｉＯ２　膜をパターニングす
る工程がすくないという特徴がある。

【００５９】

【発明の効果】上述したように，　本発明によれば，　
基体と熱膨張率が異なる半導体結晶であっても，　熱応
力が緩和され，　また平均熱膨張率を基体に近似させる
ことができるため，　転位密度の低いヘテロエピタキシ
ャル結晶を成長することができるから，　ヘテロエピタ
キシャル単結晶を含む低転位密度の半導体装置基板結晶
及びその製造方法並びに異種材料の素子を集積した半導
体装置を提供することができ，電子，通信用半導体装置
の性能向上に寄与するところが大である。

【図面の簡単な説明】

【図１】本発明第一実施例説明図である。

【図２】本発明第一実施例の工程図である。

【図３】本発明第二実施例の平面図及びＣＤ断面図であ
る。

【図４】本発明第二実施例の一工程図である。

【図５】本発明第二実施例の他の工程図である。

【符号の説明】

１，２１　　基体 ２１Ｃ　　基体表面 ２，２２　　緩和層 ３，２３　　単結晶層 ４，２４，２４Ｂ，２４Ｃ　　ＳｉＯ２　膜５，２５　
　Ｓｉ層 ２６　　ＦＥＴ ２６Ａ　　ソース電極 ２６Ｂ　　ゲート電極 ２６Ｃ　　ドレイン電極 ２７　　素子 ２７Ａ　　ｎ−ＩｎＰ層 ２７Ｂ　　吸収層 ２７Ｃ　　ウインド層 ２７Ｄ　　電極 ８　　堆積層

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　半導体結晶板からなる基体（１，２１
   ）と，該基体（１，２１）表面上の一部に形成された半
   導体単結晶層（３，２３）と，該単結晶層（３，２３）
   に隣接して該基体（１，２１）表面上に形成された緩和
   層（２，２２）とを有して，該緩和層（２，２２）は，
   該基体（１，２１）の熱膨張率が該緩和層（２，２２）
   と該単結晶層（３，２３）の熱膨張率の間にあるように
   選択された物質からなることを特徴とする半導体基板。
2. 【請求項２】　　上記基体（１，２１）表面上における
   上記緩和層（２，２２）に対する上記単結晶層（３，２
   ３）の面積比が，該基体（１，２１）と該単結晶層（３
   ，２３）の熱膨張率の差の二乗に対する該基体（１，２
   １）と該緩和層（２，２２）の熱膨張率の差の二乗の比
   の０．５〜１．５倍であることを特徴とする請求項１記
   載の半導体基板。
3. 【請求項３】　　請求項１又は請求項２記載の半導体基
   板を製造する方法であって，上記基体（１，２１）表面
   上に上記緩和層（２，２２）の構成物質を堆積する工程
   と，該基体（１，２１）表面上の上記単結晶層（３，２
   ３）が形成されるべき領域に堆積した該緩和層（２，２
   ２）の構成材料を除去して該緩和層（２，２２）を形成
   する工程と，上記緩和層（２，２２）をマスクとして，
   該基体（１，２１）表面上で該緩和層（２，２２）の構
   成材料が除去された領域に該単結晶層（３，２３）を選
   択的に堆積する工程とを有することを特徴とする半導体
   基板の製造方法。
4. 【請求項４】　　請求項１又は請求項２記載の半導体基
   板を製造する方法であって，上記基体（１，２１）表面
   上の上記緩和層（２，２２）が形成されるべき領域へ選
   択的に堆積して該緩和層（２，２２）を形成する工程と
   ，該基体（１，２１）表面上の該単結晶層（３，２３）
   が形成されるべき領域へ選択的に堆積して該単結晶層（
   ３，２３）を形成する工程とを有することを特徴とする
   半導体基板の製造方法。
5. 【請求項５】　　上記基体（２１）表面の一部に上記単
   結晶層（２３）及び上記緩和層（２２）が形成された請
   求項１又は請求項２記載の半導体基板を用いて製造され
   る半導体集積回路であって，該集積回路の一部の素子（
   ２６）が該単結晶層（２３）に設けられ，該集積回路の
   その他の一部の素子（２７）が，該単結晶層（２３）及
   び該緩和層（２２）のいずれもが形成されていない該基
   体（２１）の表面（２１Ｃ）　上に堆積され，該基体（
   ２１）と格子整合する半導体結晶（２７Ａ，２７Ｂ，２
   ７Ｃ）に設けられたことを特徴とする半導体装置。