KR20020011338A - 반도체 기판과 전계 효과형 트랜지스터 및 ＳｉＧｅ층의형성 방법 및 이것을 이용한 왜곡 Ｓｉ층의 형성 방법과전계 효과형 트랜지스터의 제조 방법 - Google Patents

반도체 기판과 전계 효과형 트랜지스터 및 ＳｉＧｅ층의형성 방법 및 이것을 이용한 왜곡 Ｓｉ층의 형성 방법과전계 효과형 트랜지스터의 제조 방법 Download PDF

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Abstract

반도체 기판과 전계 효과형 트랜지스터 및 SiGe층의 형성 방법 그리고 이것을 이용한 왜곡 Si층의 형성 방법과 전계 효과형 트랜지스터의 제조 방법에 있어서, SiGe층의 관통 전위 밀도를 낮추고 또한 표면 거칠기도 작게 한다. Si 기판(1)상에, 기초 재료의 Ge 조성비로부터 Ge 조성비가 점차 증가하는 SiGe의 경사 조성층(2a, 12a)과 그 경사 조성층의 상면의 Ge 조성비로 경사 조성층 상에 배치된 SiGe의 일정 조성층(2b, 12b)을 교대로 복수층 적층 상태로 하여 구성되어 있는 SiGe 버퍼층(2, 12)을 마련한다.

Description

반도체 기판과 전계 효과형 트랜지스터 및 ＳｉＧｅ층의 형성 방법 및 이것을 이용한 왜곡 Ｓｉ층의 형성 방법과 전계 효과형 트랜지스터의 제조 방법{SEMICONDUCTOR SUBSTRATE, FIELD EFFECT TRANSISTOR, PROCESS FOR FORMING SiGe LAYER, PROCESS FOR FORMING STRAINED Si LAYER USING THE AFORESAID PROCESS, AND PROCESS FOR PRODUCING FIELD EFFECT TRANSISTOR}
본 발명은 고속 MOSFET 등에 이용되는 반도체 기판과 전계 효과형 트랜지스터 및 왜곡 Si층 등을 형성하기 위해서 적합한 SiGe층의 형성 방법 및 이것을 이용한 왜곡 Si층의 형성 방법과 전계 효과형 트랜지스터의 제조 방법에 관한 것이다.
최근, Si(실리콘) 웨이퍼상에 SiGe(실리콘·게르마늄)층을 통해 에피택셜 성장한 왜곡 Si층을 채널 영역에 이용한 고속의 MOSFET, MODFET, HEMT이 제안되어 있다. 이 왜곡 Si-FET에서는 Si에 비하여 격자 상수가 큰 SiGe에 의해 Si층에 인장 왜곡이 생기고, 그 때문에 Si의 대역 구조가 변화하여 축퇴가 풀려서 캐리어 이동도가 높아진다. 따라서, 이 왜곡 Si층을 채널 영역으로서 이용함으로써 통상의 1.5∼8배 정도의 고속화가 가능하게 되는 것이다. 또한, 프로세스로서 CZ법에 의한 통상의 Si 기판을 기판으로서 사용할 수 있고, 종래의 CM0S 공정에서 고속 CM0S를 실현 가능하게 하는 것이다.
그러나, FET의 채널 영역으로서 요망되는 상기 왜곡 Si층을 에피택셜 성장하기 위해서는, Si 기판상에 양질의 SiGe층을 에피택셜 성장할 필요가 있지만, Si와 SiGe의 격자 상수의 차이에서, 전위 등에 의해 결정성에 문제가 있었다. 이 때문에, 종래 이하와 같은 여러가지의 제안이 행해지고 있었다.
예를 들면, SiGe의 Ge 조성비를 일정한 완만한 경사에 의해 변화시킨 버퍼층을 이용하는 방법, Ge(게르마늄) 조성비를 스텝형(계단형)으로 변화시킨 버퍼층을 이용하는 방법, Ge 조성비를 초격자 형상으로 변화시킨 버퍼층을 이용하는 방법 및 Si의 오프컷트 웨이퍼를 이용하여 Ge 조성비를 일정한 경사에 의해 변화시킨 버퍼층을 이용하는 방법 등이 제안되어 있다(U.S.Patent 5, 442, 205, U.S.Patent5, 221, 413, PCT W098/00857, 일본국 특허 공개 평성 제6-252046호 공보 등).
그러나, 상기 종래의 기술에서는 이하와 같은 과제가 남겨져 있다.
즉, 상기 종래의 기술을 이용하여 성막된 SiGe의 결정성은, 관통 전위 밀도가 디바이스로서 요망되는 레벨에는 못 미친 나쁜 상태였다. 또한, 실제로 디바이스를 제작할 때에 불량 원인이 되는 표면 거칠기에 대해서도 전위 밀도가 낮은 상태여서 양호한 것을 얻기가 곤란하였다. 이 표면 거칠기는 내부의 전위 때문에 생긴 요철이 표면에까지 영향을 미치게 한 것이다.
예를 들면, Ge 조성비를 경사시킨 버퍼층을 이용하는 경우에는, 관통 전위 밀도를 비교적 낮게 할 수 있지만, 표면 거칠기가 악화되는 문제점이 있고, 반대로 Ge 조성비를 계단형으로 한 버퍼층을 이용하는 경우에는, 표면 거칠기를 비교적 적게 할 수 있지만, 관통 전위 밀도가 많아져 버리는 문제점이 있었다. 또한, 오프컷트 웨이퍼를 이용하는 경우에는, 전위가 성막 방향이 아니라 가로로 빠지기 쉽게 되지만, 아직 충분한 저전위화를 도모할 수 없다.
본 발명은 전술의 과제에 감안하여 이루어진 것으로, SiGe층의 관통 전위 밀도가 낮고 또한 표면 거칠기도 작은 반도체 기판과 전계 효과형 트랜지스터 및 SiGe층의 형성 방법 및 이것을 이용한 왜곡 Si층의 형성 방법과 전계 효과형 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위해서 이하의 구성을 채용하였다. 즉, 본 발명의 반도체 기판은, Si 기판상에, 기초 재료의 Ge 조성비로부터 Ge 조성비가 점차 증가하는 SiGe의 경사 조성층과 그 경사 조성층의 상면의 Ge 조성비로 경사 조성층 상에 배치된 SiGe의 일정 조성층을 교대로 복수층 적층 상태로 하여 구성되어 있는 SiGe 버퍼층을 구비하는 것을 특징으로 한다.
또한, 본 발명의 SiGe층의 형성 방법은, Si 기판상에 SiGe층을 성막하는 방법으로서, 상기 Si 기판상에, 기초 재료의 Ge 조성비로부터 Ge 조성비를 점차 증가시킨 SiGe의 경사 조성층을 에피택셜 성장하는 공정과, 상기 경사 조성층이 최종적인 Ge 조성비로 경사 조성층 상에 SiGe의 일정 조성층을 에피택셜 성장하는 공정을 복수회 반복하여, Ge 조성비가 성막 방향으로 경사를 지니고 계단 형상으로 변화하는 SiGe층을 성막하는 것을 특징으로 한다.
본 발명자 등은 SiGe의 성막 기술에 대하여 연구를 행하여온 결과, 결정 중의 전위가 이하와 같은 경향을 갖는 것을 알았다.
즉, SiGe층을 성막할 때에, 성막 중에 발생하는 전위는 성막 방향에 대하여 경사 방향 또는 가로 방향(성막 방향과 직교하는 방향:<110> 방향) 중 어느 한쪽으로 달리기 쉬운 특성을 가지고 있다. 또한, 전위는 층의 계면에서 가로 방향으로 달리기 쉽지만, 조성이 급격하게 변화하는 계면에서는, 상기 경사 방향으로 달리기 쉬워짐과 동시에 많은 전위가 고밀도로 발생한다고 생각된다.
따라서, Ge 조성비를 단순한 계단형으로 하여 성막하면, 급경사의 조성 변화로 되는 계면 부분에서 많은 전위가 고밀도로 생김과 동시에, 전위가 성막 방향의 경사 방향으로 달리기 쉬워, 관통 전위로 될 우려가 높다고 생각된다. 또한, Ge 조성비를 단순하게 완만하게 경사시켜 성막하면, 상기 경사 방향으로 달린 전위가 가로 방향으로 도피하는 계기가 되는 부분(계면 등)이 없어, 표면에까지 관통하여 버린다고 생각된다.
이들에 대하여, 본 발명의 SiGe층의 형성 방법에서는, 기초 재료(성장할 때의 기초가 Si 기판인 경우에는 Si, 또는 일정 조성층의 경우에는 SiGe)의 Ge 조성비로부터 Ge 조성비를 점차 증가시킨 SiGe의 경사 조성층을 에피택셜 성장하는 공정과, 경사 조성층이 최종적인 Ge 조성비로 경사 조성층 상에 SiGe의 일정 조성층을 에피택셜 성장하는 공정을 복수회 반복하고, 또한 본 발명의 반도체 기판에서는, 경사 조성층과 일정 조성층을 교대로 복수층 적층 상태로 하여 구성되어 있는 SiGe 버퍼층을 구비하고 있기 때문에, 경사 조성층과 일정 조성층이 교대로 복수단 형성되어 Ge 조성비가 경사 계단형의 층으로 되어, 전위 밀도가 작고 또한 표면 거칠기가 작은 SiGe층을 형성할 수 있다.
즉, 계면에서 전위가 가로 방향으로 달리기 쉽게 되어, 관통 전위가 생기기 어렵게 된다. 또한, 계면에서의 조성 변화가 작기 때문에, 계면에서의 전위 발생이 억제되고, 경사 조성층의 층 내에서 전위가 균등하게 발생하여, 표면 거칠기의 악화를 억제할 수 있다.
본 발명의 반도체 기판은 상기 SiGe 버퍼층이, 상기 경사 조성층과 상기 일정 조성층의 2층을 한 쌍으로 하여 이것을 4 내지 7쌍까지 적층 상태로 해서 구성되어 있는 것이 바람직하다.
또한, 본 발명의 SiGe층의 형성 방법은, 상기 경사 조성층 및 상기 일정 조성층을 에피택셜 성장하는 공정을, 4 내지 7회까지의 횟수로 반복하는 것이 바람직하다. 즉, 1회의 경사 조성층 및 일정 조성층의 형성을 1 스텝으로 하면, 후술하는 바와 같이, 스텝 수를 늘려가면 관통 전위 밀도가 저하되는 스텝 수가 있어, 경사 조성층 및 일정 조성층을 4 내지 7 스텝까지의 스텝으로 반복하여 형성한 경우, 관통 전위 밀도를 1 스텝의 절반 이하로 저하시킬 수 있기 때문이다.
본 발명의 반도체 기판은 상기 SiGe 버퍼층이, 상기 경사 조성층과 상기 일정 조성층의 2층을 한 쌍으로 하여 이것을 3 또는 4쌍 적층 상태로 해서 구성되어 있는 것이 바람직하다.
또한, 본 발명의 SiGe층의 형성 방법은, 상기 경사 조성층 및 상기 일정 조성층을 에피택셜 성장하는 공정을, 3 또는 4회 반복하는 것이 바람직하다. 즉, 후술하는 바와 같이, 표면 거칠기가 가장 저하되는 최적의 스텝 수가 있어, 경사 조성층 및 일정 조성층을 3 또는 4 스텝 반복하여 형성한 경우, 가장 표면 거칠기를 저하시킬 수 있기 때문이다.
본 발명의 반도체 기판은 상기 SiGe 버퍼층이, 상기 Si 기판측으로부터 상기 경사 조성층 및 상기 일정 조성층의 두께가 점차 얇게 설정하는 것도 효과적이다.
또한, 본 발명의 SiGe층의 형성 방법은, 상기 경사 조성층 및 상기 일정 조성층을 에피택셜 성장하는 공정에 있어서, 각각 반복할 때마다 경사 조성층 및 일정 조성층의 두께를 점차 얇게 하는 것도 효과적이다. 즉, 전위는 Ge 조성비가 높을수록 발생하기 쉬워지기 때문에, 동일 두께로 성막을 반복한 경우, 상층일수록 전위가 많이 발생하는 데 대하여, 본 발명과 같이 반복할 때마다 경사 조성층 및 일정 조성층의 두께를 점차 얇게 함으로써, 각층에서 보다 전위를 균등하게 발생시킬 수 있다.
본 발명의 반도체 기판은, Si 기판상에 SiGe층이 형성된 반도체 기판으로서, 상기 본 발명의 SiGe층의 형성 방법에 의해 상기 SiGe층이 형성되어 있는 것을 특징으로 한다. 즉, 이 반도체 기판에서는 상기 본 발명의 SiGe층의 형성 방법에 의해 SiGe층이 형성되어 있기 때문에, 전위 밀도가 작고 또한 표면 거칠기가 작은 양질의 SiGe층이 얻어지고, 예를 들면 왜곡 Si층을 SiGe층 상에 형성하기 위한 기판으로서 적합하다.
본 발명의 반도체 기판은, 상기 본 발명의 반도체 기판의 상기 SiGe 버퍼층 상에 직접 또는 다른 SiGe층을 통해 배치된 왜곡 Si층을 구비하는 것을 특징으로 한다.
또한, 본 발명의 왜곡 Si층의 형성 방법은, Si 기판상에 SiGe층을 통해 왜곡 Si층을 형성하는 방법으로서, 상기 Si 기판상에, 상기 본 발명의 SiGe층의 형성 방법에 의해 SiGe 버퍼층을 에피택셜 성장하는 공정과, 그 SiGe 버퍼층 상에 직접 또는 다른 SiGe층을 통해 왜곡 Si층을 에피택셜 성장하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 기판은, Si 기판상에 SiGe층을 통해 왜곡 Si층이 형성된 반도체 기판으로서, 상기 본 발명의 왜곡 Si층의 형성 방법에 의해 상기 왜곡 Si층이 형성되어 있는 것을 특징으로 한다.
상기 반도체 기판에서는, 상기 본 발명의 반도체 기판의 SiGe 버퍼층 상에 직접 또는 다른 SiGe층을 통해 배치된 왜곡 Si층을 구비하고, 또한 상기 왜곡 Si층의 형성 방법에서는, 상기 본 발명의 SiGe층의 형성 방법에 의해 에피택셜 성장한 SiGe 버퍼층 상에 직접 또는 다른 SiGe층을 통해 왜곡 Si층을 에피택셜 성장하고, 또한 상기 반도체 기판에서는, 상기 본 발명의 왜곡 Si층의 형성 방법에 의해 왜곡 Si층이 형성되어 있기 때문에, 표면 상태가 양호한 SiGe층 상에 Si층을 성막할 수있어, 양질의 왜곡 Si층을 형성할 수 있다. 예를 들면 왜곡 Si층을 채널 영역으로 하는 MOSFET 등을 이용한 집적 회로용의 기판으로서 적합하다.
본 발명의 전계 효과형 트랜지스터는, SiGe층 상에 에피택셜 성장된 왜곡 Si층에 채널 영역이 형성되는 전계 효과형 트랜지스터로서, 상기 본 발명의 반도체 기판의 상기 왜곡 Si층에 상기 채널 영역이 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 전계 효과형 트랜지스터의 제조 방법은, SiGe층 상에 에피택셜 성장된 왜곡 Si층에 채널 영역이 형성되는 전계 효과형 트랜지스터의 제조 방법으로서, 상기 본 발명의 왜곡 Si층의 형성 방법에 의해 상기 왜곡 Si층을 형성하는 것을 특징으로 한다.
또한, 본 발명의 전계 효과형 트랜지스터는, SiGe층 상에 에피택셜 성장된 왜곡 Si층에 채널 영역이 형성되는 전계 효과형 트랜지스터로서, 상기 본 발명의 왜곡 Si층의 형성 방법에 의해 상기 왜곡 Si층이 형성되어 있는 것을 특징으로 한다.
이들 전계 효과형 트랜지스터 및 전계 효과형 트랜지스터의 제조 방법에서는, 상기 본 발명의 반도체 기판의 상기 왜곡 Si층에 채널 영역이 형성되고, 또는 상기 본 발명의 왜곡 Si층의 형성 방법에 의해, 채널 영역이 형성되는 왜곡 Si층이 형성되기 때문에, 양질의 왜곡 Si층에 의해 고 특성인 전계 효과형 트랜지스터를 고 수율로 얻을 수 있다.
본 발명에 따르면, 이하의 효과가 얻어진다.
본 발명의 반도체 기판에 따르면, 경사 조성층과 일정 조성층을 교대로 복수층 적층 상태로 하여 구성되어 있는 SiGe 버퍼층을 구비하고, 또한 본 발명의 SiGe층의 형성 방법에 따르면, 경사 조성층을 에피택셜 성장하는 공정과 일정 조성층을 에피택셜 성장하는 공정을 복수회 반복하여, Ge 조성비가 성막 방향으로 경사를 지니고 계단 형상으로 변화하는 SiGe층을 성막하기 때문에, 계면에서의 집중적인 전위 발생을 억제하고, 또한 전위를 가로 방향으로 달리게 하여 표면상에 관통해서 나오지 않도록 할 수 있다.
따라서, 격자 완화에 필요한 전위를 균등하게 발생시켜 표면 거칠기를 저감시킴과 동시에, 전위를 가능한 가로 방향으로 달리게 하여 관통 전위를 저감시켜 성막을 실시할 수 있고, 관통 전위 밀도 및 표면 거칠기가 작은 양질의 결정성을 얻을 수 있다.
또한, 본 발명의 왜곡 Si층을 구비한 반도체 기판에 따르면, 상기 본 발명의 반도체 기판의 SiGe 버퍼층 상에 직접 또는 다른 SiGe층을 통해 배치된 왜곡 Si층을 구비하고, 또한 본 발명의 왜곡 Si층의 형성 방법에 따르면, 상기 본 발명의 SiGe층의 형성 방법에 의해 에피택셜 성장한 SiGe 버퍼층 상에 직접 또는 다른 SiGe층을 통해 왜곡 Si층을 에피택셜 성장하기 때문에, 표면 상태가 양호한 SiGe층 상에 Si층을 성막할 수 있고, 양질의 왜곡 Si층을 형성할 수 있다.
또한, 본 발명의 전계 효과형 트랜지스터에 따르면, 상기 본 발명의 반도체 기판의 상기 왜곡 Si층에 채널 영역이 형성되고, 또한 본 발명의 전계 효과형 트랜지스터의 제조 방법에 따르면, 상기 본 발명의 왜곡 Si층의 형성 방법에 의해, 채널 영역으로 되는 왜곡 Si층이 형성되어 있기 때문에, 양질의 왜곡 Si층에 의해고(高) 특성의 MOSFET를 고 수율로 얻을 수 있다.
도 1은 본 발명에 따른 제 1 실시 형태에 있어서의 반도체 웨이퍼를 나타내는 단면도.
도 2는 본 발명에 따른 제 1 실시 형태에 있어서의 스텝 경사층의 막 두께에 대한 Ge 조성비를 나타내는 그래프.
도 3은 본 발명에 따른 제 1 실시 형태에 있어서의 스텝 경사층을 나타내는 단면도.
도 4는 본 발명에 따른 제 1 실시 형태에 있어서의 스텝 수와 관통 전위 밀도와의 관계를 나타내는 그래프.
도 5는 본 발명에 따른 제 1 실시 형태에 있어서의 스텝 수와 표면 거칠기와의 관계를 나타내는 그래프.
도 6은 본 발명에 따른 제 1 실시 형태에 있어서의 MOSFET를 나타내는 개략적인 단면도.
도 7은 본 발명에 따른 제 2 실시 형태에 있어서의 스텝 경사층의 막 두께에 대하여 하는 Ge 조성비를 나타내는 그래프.
도 8은 본 발명에 따른 제 2 실시 형태에 있어서의 스텝 경사층을 나타내는 단면도.
<도면의 주요 부분에 대한 간단한 설명>
1 : Si 기판
2 : 스텝 경사층
2a, 12a : SiGe의 경사 조성층
2b, 12b : SiGe의 일정 조성층
3 : 완화층
4 : 왜곡 Si층
5 : 게이트 막
6 :게이트 폴리실리콘막
이하, 본 발명에 따른 제 1 실시 형태를, 도 1 내지 도 6을 참조하면서 설명한다.
도 1은 본 발명의 반도체 웨이퍼(반도체 기판) W0 및 왜곡 Si층을 구비한 반도체 웨이퍼(반도체 기판) W의 단면 구조를 나타내는 것으로, 이 반도체 웨이퍼의 구조를 그 제조 프로세스와 맞추어 설명하면, 우선, 도 1에 도시한 바와 같이, CZ 법으로 인상 성장하여 제작된 Si 기판(1)상에, Ge 조성비 x가 0에서 y(예를 들면 y=0.3)까지 성막 방향으로 경사를 지니고 계단 형상으로 변화하는 Si1-xGex의 스텝 경사층(SiGe 버퍼층)(2)을 감압 CVD법에 의해 에피택셜 성장한다. 또, 상기 감압 CVD법에 의한 성막은 캐리어 가스로서 H2를 이용하고, 소스 가스로서 SiH4및 GeH4를 이용하고 있다.
다음에, 스텝 경사층(2) 상에 Ge 조성비가 일정한 Si1-yGey의 완화층(3)을 에피택셜 성장하여 반도체 웨이퍼 W0를 제작한다. 또한, Ge 조성비 z(본 실시 형태에서는 z=y)로 Si1-zGez의 완화층(3)상에 Si를 에피택셜 성장하여 왜곡 Si층(4)을 형성함으로써, 본 실시 형태의 왜곡 Si층을 구비한 반도체 웨이퍼 W가 제작된다. 또, 각층의 막 두께는 예를 들면, 스텝 경사층(2)이 1.5㎛, 완화층(3)이 0.7∼0.8㎛, 왜곡 Si층(4)이 15∼22 nm이다.
상기 스텝 경사층(2)의 성막은, 도 2 및 도 3에 도시한 바와 같이, 기초 재료의 Ge 조성비로부터 Ge 조성비를 소정치까지 점차 증가시킨 SiGe의 경사 조성층(2a)을 에피택셜 성장하는 공정과, 경사 조성층이 최종적인 Ge 조성비로 경사 조성층(2a) 상에 SiGe의 일정 조성층(2b)을 에피택셜 성장하는 공정을 복수회 반복하여 행해진다.
예를 들면, 본 실시 형태에서는, 경사 조성층(2a) 및 일정 조성층(2b)의 에피택셜 성장 공정을 4회 반복하여 행하여 스텝 경사층(2)을 형성한다. 즉, 1회의 경사 조성층(2a) 및 일정 조성층(2b)의 에피택셜 성장 공정을 1 스텝으로 하면, 우선 최초의 스텝으로서 제 1 경사 조성층(2a)을 Si 기판(1)상에, Ge 조성비를 0에서 0.075까지 점차 증가시켜 성장하고, 그 위에 Ge 조성비가 0.075인 제 1 일정 조성층(2b)을 형성한다. 다음에, 제 2 스텝으로서, Ge 조성비 0.075의 제 1 일정 조성층(2b) 상에 제 2 경사 조성층(2a)을, Ge 조성비를 0.075에서 0.15까지 점차 증가시켜 성장하고, 그 위에 Ge 조성비가 0.15의 제 2 일정 조성층(2b)을 형성한다.
그리고, 제 3 스텝으로서, Ge 조성비 0.15의 제 2 일정 조성층(2b) 상에 제 3 경사 조성층(2a)을, Ge 조성비를 0.15에서 0.225까지 점차 증가시켜 성장하고, 그 위에 Ge 조성비가 0.225인 제 3 일정 조성층(2b)을 형성한다. 또한, 최후의 스텝으로서, Ge 조성비 0.225인 제 3 일정 조성층(2b) 상에 제 4 경사 조성층(2a)을, Ge 조성비를 0.225로부터 0.3까지 점차 증가시켜 성장하고, 그 위에 Ge 조성비가 0.3인 제 4 일정 조성층(2b)을 형성한다. 또, 각 경사 조성층(2a) 및 각 일정 조성층(2b)의 막 두께는 어느 것이나 동일하게 설정되어 있다.
상기 경사 조성층(2a) 및 일정 조성층(2b)의 에피택셜 성장 공정을, 4회(스텝 수 4)반복하여 행한 것은, 관통 전위 밀도 및 표면 거칠기의 양방을 낮게 할 수 있기 때문이다. 즉, 이 에피택셜 성장 공정을 반복한 경우의 스텝 수와 성막 표면의 관통 전위 밀도의 관계는, 실험 결과에 의해, 도 4에 도시한 바와 같이, 관통 전위 밀도로서는 스텝 수 4 내지 7 사이에서 스텝 수 1의 절반 이하로 된다. 또한, 스텝 수와 표면 거칠기의 관계는, 실험 결과에 의해, 도 5에 도시한 바와 같이 스텝 수 3 또는 4에서 거의 최소로 된다. 또, 도 5 중 표면 거칠기는 RMS(Root Mean Square)로 나타내고 있다.
도 4 및 도 5에 도시한 바와 같이, 경사 조성층(2a) 및 일정 조성층(2b)의 에피택셜 성장 공정은, 스텝 수 1의 경우에 비하여 복수 스텝 수의 경우에 관통 전위 밀도도 표면 거칠기도 낮아지지만, 어느 것이나 극소 부분을 갖는 경향을 갖고 있으며, 스텝 수를 4로 설정하면, 관통 전위 밀도 및 표면 거칠기의 양방을 효과적으로 낮게 할 수 있다.
본 실시 형태의 반도체 웨이퍼 W0 및 왜곡 Si층을 구비하는 반도체 웨이퍼 W에서는, 기초 재료(성장할 때의 기초가 Si 기판(1)인 경우에는 Si, 또는 일정 조성층(2b)의 경우에는 SiGe)의 Ge 조성비로부터 Ge 조성비를 점차 증가시킨 SiGe의 경사 조성층(2a)을 에피택셜 성장하는 공정과, 경사 조성층이 최종적인 Ge 조성비로 경사 조성층(2a) 상에 SiGe의 일정 조성층(2b)을 에피택셜 성장하는 공정을 복수회 반복하기 때문에, 경사 조성층(2a)과 일정 조성층(2b)이 교대로 복수단 형성되고 Ge 조성비가 경사 계단형의 층으로 되어, 상술한 바와 같이 전위 밀도가 적고 또한 표면 거칠기가 적은 SiGe층을 형성할 수 있다.
즉, 본 실시 형태에서는, 상기 성막 방법에 의해, 격자 완화에 필요한 전위를 균등하게 발생시킴과 동시에, 전위를 가능한 가로 방향으로 달리게 하여 표면상에 관통해서 나오지 않도록 SiGe층을 성막할 수 있기 때문에, 이와 같이 양호한 표면 상태를 얻을 수 있다.
다음에, 본 발명의 상기 왜곡 Si층을 구비한 반도체 웨이퍼 W를 이용한 전계 효과형 트랜지스터(MOSFET)를, 그 제조 프로세스에 맞추어서 도 6을 참조하여 설명한다.
도 6은 본 발명의 전계 효과형 트랜지스터의 개략적인 구조를 나타내는 것으로, 이 전계 효과형 트랜지스터를 제조하기 위해서는, 상기 한 제조 공정에서 제작한 왜곡 Si층을 구비한 반도체 웨이퍼 W 표면의 왜곡 Si층(4)상에 SiO2의 게이트 막(5) 및 게이트 폴리실리콘막(6)을 순차 피착한다. 그리고, 채널 영역이 되는 부분 상의 게이트 폴리실리콘막(6)상에 게이트 전극(도시 생략)을 패터닝하여 형성한다.
다음에, 게이트 산화막(5)도 패터닝하여 게이트 전극하 이외의 부분을 제거한다. 또한, 게이트 전극을 마스크에 이용한 이온 주입에 의해, 왜곡 Si층(4) 및 완화층(3)에 n형 혹은 p형의 소스 영역 S 및 드레인 영역 D를 자기 정합적으로 형성한다. 이 후, 소스 영역 S 및 드레인 영역 D 상에 소스 전극 및 드레인 전극(도시 생략)을 각각 형성하여, 왜곡 Si층(4)이 채널 영역이 되는 n형 혹은 p형 MOSFET이 제조된다.
이와 같이 제작된 MOSFET 에서는, 상기 제법으로 제작된 왜곡 Si층을 구비한 반도체 웨이퍼 W의 왜곡 Si층(4)에 채널 영역이 형성되기 때문에, 양질의 왜곡 Si층(4)에 의해 고 특성의 MOSFET를 고 수율로 얻을 수 있다.
다음에, 본 발명에 따른 제 2 실시 형태에 대하여 도 7 및 도 8을 참조하여 설명한다. 제 2 실시 형태와 제 1 실시 형태의 다른 점은, 제 1 실시 형태에 있어서의 스텝 경사층(2)에서는, 경사 조성층(2a) 및 일정 조성층(2b)의 막 두께가 각각 동일하게 설정되어 있는 데 대하여, 제 2 실시 형태에서는 도 7 및 도 8에 도시한 바와 같이, 경사 조성층(12a) 및 일정 조성층(12b)을 에피택셜 성장하는 공정에 있어서, 각각 반복할 때마다 경사 조성층(12a) 및 일정 조성층(12b)의 두께를 점차 얇게 하여 스텝 경사층(12)을 형성하고 있는 점이다.
즉, 본 실시 형태에서는, 경사 조성층(12a) 및 일정 조성층(12b)의 에피택셜 성장 공정에 있어서, 제 1 경사 조성층(12a) 및 제 1 일정 조성층(12b)을 성장한 후에, 제 1 경사 조성층(12a) 및 제 1 일정 조성층(12b)보다 얇게 제 2 경사 조성층(12a) 및 제 2 일정 조성층(12b)을 성장한다. 또한, 마찬가지로 하여 제 2 경사 조성층(12a) 및 제 2 일정 조성층(12b)보다 얇게 제 3 경사 조성층(12a) 및 제 2 일정 조성층(12b)을 성장하고, 마지막으로 제 3 경사 조성층(12a) 및 제 3 일정 조성층(12b)보다 얇게 제 4 경사 조성층(12a) 및 제 4 일정 조성층(12b)을 성장하여 스텝 경사층(12)을 형성한다.
즉, 제 1 경사 조성층(12a) 및 제 1 일정 조성층(12b)을 11, 제 2 경사 조성층(12a) 및 제 2 일정 조성층(12b)을 12, 제 3 경사 조성층(12a) 및 제 3 일정 조성층(12b)를 13, 제 4 경사 조성층(12a) 및 제 4 일정 조성층(12b)을 14로 하면, 11>12>13>14가 되도록 적층한다.
또, 전위가 생기는 한계 막 두께는 Ge 조성비에 따라서 변하지만, 상기 각층은 이 한계 막 두께보다는 두껍게 설정되고, 격자 완화에 필요한 전위를 각층에서 균등하게 생기도록 하고 있다.
또한, 각 경사 조성층(12a)에서의 Ge 조성비의 경사는 각각 동일하게 되도록 설정되어 있다.
상기한 바와 같이, 전위는 Ge 조성비가 높을수록 발생하기 쉽게 되기 때문에, 제 1 실시 형태와 같이 동일 두께로 성막을 반복한 경우, 상층일수록 전위가 많이 발생하는 데 대하여, 본 실시 형태와 같이, 반복할 때마다 경사 조성층(12a) 및 일정 조성층(12b)의 두께를 점차 얇게 함으로써, 각층에서 보다 전위를 균등하게 발생시킬 수 있다.
또, 본 발명의 기술 범위는 상기 실시 형태에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지않은 범위에서 여러가지의 변경을 가하는 것이 가능하다.
예를 들면, 상기 각 실시 형태의 반도체 웨이퍼 W의 왜곡 Si층(4)상에, 더 SiGe층을 구비한 반도체 기판도 본 발명에 포함된다.
상기 각 실시 형태에서는, 경사 조성층 및 일정 조성층의 에피택셜 성장 공정을 반복하는 횟수를 4회(스텝 수4)로 하였지만, 다른 횟수로 설정해도 좋다.또, 상술한 바와 같이, 관통 전위 밀도 및 표면 거칠기의 양방을 효과적으로 저하시키는 횟수는, 4회 이지만, 4 내지 7회의 횟수로 설정하면, 관통 전위 밀도를 스텝 수 1의 절반 이하로 할 수 있고, 3 또는 4회로 설정하면, 표면 거칠기를 가장 작게 할 수 있다.
또한, 상기 실시 형태에서는, MOSFET용의 기판으로서 SiGe층을 갖는 반도체 기판을 제작하였지만, 다른 용도에 적용하는 기판으로 하여도 상관없다. 예를 들면, 본 발명의 SiGe층의 형성 방법 및 반도체 기판을 태양 전지용의 기판에 적용해도 좋다. 즉, 상술한 각 실시 형태중 어느 하나의 실리콘 기판상에 최외측 표면에서 100% Ge로 되도록 Ge 조성비를 점차 증가시킨 경사 조성층의 SiGe층을 성막하고, 또한 그 위에 GaAs(갈륨 비소)를 성막함으로써, 태양 전지용 기판을 제작해도 좋다. 이 경우, 저전위 밀도로 고 특성의 태양 전지용 기판이 얻어진다.
다음에, 본 발명에 따른 반도체 기판을 실제로 제작했을 때의 TEM상의 관찰 결과를 설명한다.
우선, 비교를 위해서 종래 기술, 즉 Ge 조성비를 직선적으로 증가시켜 SiGe층을 성막하는 종래 기술(A) 및 Ge 조성비를 계단형으로 증가시켜 SiGe층을 성막하는 종래 기술(B)에 의해서 제작하여, 그 비교 웨이퍼의 TEM 상(像)을 관찰하였다.
종래 기술(A)에서는 TEM 상에 있어서 전위가 비교적 랜덤하게 형성되어 있다는 것이 관측되고, Ge 조성비 일정 상층에는 거의 전위가 보이지 않는다는 점에서, 전위가 가로(웨이퍼의 엣지) 방향으로 연장되는 기구가 작용하고 있다고 생각되지만, 동시에 표면 방향으로 연장되는 전위 등도 다수 발생하고 있는 것이 관측되었다.
한편, 종래 기술(B)에서는 조성을 변화시킨 장소에 전위가 집중하여 발생하고 있는 것이 관측되고, 또한, 그 전위의 밀도가 TEM 상 및 에치 피트의 관찰 결과로부터도 매우 높다는 것을 알았다. 이 경우에도, 전위가 가로 방향으로 연장되는 기구가 작용하고 있는 것으로 생각되지만, 원래의 전위의 핵 형성 밀도도 매우 많기 때문에, 표면 방향으로 연장되는 전위 등도 다수 발생하여, 관통 전위 밀도가 높아져 버리는 것으로 생각된다.
이에 대하여 상기 실시 형태에 의해 제작한 본 발명의 반도체 웨이퍼, 즉 Ge 조성비를 경사 계단형으로 증가시켜 SiGe층을 성막한 것에서는, 경사 조성층에서 전위가 균일하게 발생하고, 비교적 정돈된 형상을 하며 가로 방향으로 빠져 있는 모습이 관측되었다. 이것은 전위가 가로 방향으로 연장되는 기구 및 표면 방향으로 연장되는 전위 등이 작용하고 있는 것으로 생각되지만, 표면 방향으로 연장되는 전위가, 조성 경사 도중에서 조성을 일정하게 한 계면의 효과 때문에, 가로 방향으로 유도되었기 때문이라고 생각된다.
이와 같이, 본 발명의 제법으로 제작된 반도체 웨이퍼에서는, 종래 기술에 비하여 전위가 계면에 집중하지 않고, 균일하게 발생하고 있는 것이 TEM 상으로부터 관찰할 수 있었다.
본 발명의 반도체 기판에 따르면, 경사 조성층과 일정 조성층을 교대로 복수층 적층 상태로 하여 구성되어 있는 SiGe 버퍼층을 구비하고, 또한 본 발명의 SiGe층의 형성 방법에 따르면, 경사 조성층을 에피택셜 성장하는 공정과 일정 조성층을 에피택셜 성장하는 공정을 복수회 반복하여, Ge 조성비가 성막 방향으로 경사를 지니고 계단 형상으로 변화하는 SiGe층을 성막하기 때문에, 계면에서의 집중적인 전위 발생을 억제하고, 또한 전위를 가로 방향으로 달리게 하여 표면상에 관통해서 나오지 않도록 할 수 있다.
따라서, 격자 완화에 필요한 전위를 균등하게 발생시켜 표면 거칠기를 저감시킴과 동시에, 전위를 가능한 가로 방향으로 달리게 하여 관통 전위를 저감시켜 성막을 실시할 수 있고, 관통 전위 밀도 및 표면 거칠기가 작은 양질의 결정성을 얻을 수 있다.
또한, 본 발명의 왜곡 Si층을 구비한 반도체 기판에 따르면, 상기 본 발명의 반도체 기판의 SiGe 버퍼층 상에 직접 또는 다른 SiGe층을 통해 배치된 왜곡 Si층을 구비하고, 또한 본 발명의 왜곡 Si층의 형성 방법에 따르면, 상기 본 발명의 SiGe층의 형성 방법에 의해 에피택셜 성장한 SiGe 버퍼층 상에 직접 또는 다른 SiGe층을 통해 왜곡 Si층을 에피택셜 성장하기 때문에, 표면 상태가 양호한 SiGe층 상에 Si층을 성막할 수 있고, 양질의 왜곡 Si층을 형성할 수 있다.
또한, 본 발명의 전계 효과형 트랜지스터에 따르면, 상기 본 발명의 반도체 기판의 상기 왜곡 Si층에 채널 영역이 형성되고, 또한 본 발명의 전계 효과형 트랜지스터의 제조 방법에 따르면, 상기 본 발명의 왜곡 Si층의 형성 방법에 의해, 채널 영역으로 되는 왜곡 Si층이 형성되어 있기 때문에, 양질의 왜곡 Si층에 의해 고(高) 특성의 MOSFET를 고 수율로 얻을 수 있다.

Claims (15)

  1. Si 기판(1)상에, 기초 재료의 Ge 조성비로부터 Ge 조성비가 점차 증가하는 SiGe의 경사 조성층(2a, 12a)과, 그 경사 조성층의 상면의 Ge 조성비로 경사 조성층 상에 배치된 SiGe의 일정 조성층(2b, 12b)을 교대로 복수층 적층 상태로 하여 구성되어 있는 SiGe 버퍼층(2, 12)을 구비하는 것을 특징으로 하는 반도체 기판(W0).
  2. 제1항에 있어서,
    상기 SiGe 버퍼층(2, 12)은 상기 경사 조성층(2a, 12a)과 상기 일정 조성층(2b, 12b)의 2층을 한 쌍으로 하여 이것을 4 내지 7쌍까지 적층 상태로 해서 구성되어 있는 것을 특징으로 하는 반도체 기판(W0).
  3. 제1항에 있어서,
    상기 SiGe 버퍼층(2, 12)은, 상기 경사 조성층(2a, 12a)과 상기 일정 조성층(2b, 12b)의 2층을 한 쌍으로 하여 이것을 3 또는 4쌍 적층 상태로 해서 구성되어 있는 것을 특징으로 하는 반도체 기판(W0).
  4. 제1항에 있어서,
    상기 SiGe 버퍼층(2, 12)은, 상기 Si 기판(1)측으로부터 상기 경사조성층(2a, 12a) 및 상기 일정 조성층(2b, 12b)의 두께가 점차 얇게 설정되어 있는 것을 특징으로 하는 반도체 기판(W0).
  5. 제1항 내지 제4항중 어느 한 항에 기재된 반도체 기판(W0)의 상기 SiGe 버퍼층(2, 12)상에 직접 또는 다른 SiGe층을 통해 배치된 왜곡 Si층(4)을 구비하는 것을 특징으로 하는 반도체 기판(W).
  6. SiGe층 상의 왜곡 Si층(4)에 채널 영역을 갖는 전계 효과형 트랜지스터에 있어서,
    제5항에 기재된 반도체 기판의 상기 왜곡 Si층(4)에 상기 채널 영역을 포함하는 것을 특징으로 하는 전계 효과형 트랜지스터.
  7. Si 기판(1)상에 SiGe층을 성막하는 방법에 있어서,
    상기 Si 기판(1)상에, 기초 재료의 Ge 조성비로부터 Ge 조성비를 점차 증가시킨 SiGe의 경사 조성층(2a, 12a)을 에피택셜 성장하는 공정과,
    상기 경사 조성층(2a, 12a)의 최종적인 Ge 조성비로 경사 조성층 상에 SiGe의 일정 조성층(2b, 12b)을 에피택셜 성장하는 공정을 복수회 반복하여,
    Ge 조성비가 성막 방향으로 경사를 지니고 계단 형상으로 변화하는 SiGe층을 성막하는 것을 특징으로 하는 SiGe층의 형성 방법.
  8. 제7항에 있어서,
    상기 경사 조성층(2a, 12a) 및 상기 일정 조성층(2b, 12b)을 에피택셜 성장하는 공정을, 4 내지 7회까지의 횟수로 반복하는 것을 특징으로 하는 SiGe층의 형성 방법.
  9. 제7항에 있어서,
    상기 경사 조성층(2a, 12a) 및 상기 일정 조성층(2b, 12b)을 에피택셜 성장하는 공정을, 3 또는 4회 반복하는 것을 특징으로 하는 SiGe층의 형성 방법.
  10. 제7항에 있어서,
    상기 경사 조성층(2a, 12a) 및 상기 일정 조성층(2b, 12b)을 에피택셜 성장하는 공정은, 각각 반복할 때마다 경사 조성층 및 일정 조성층의 두께를 점차 얇게 하는 것을 특징으로 하는 SiGe층의 형성 방법.
  11. Si 기판(1)상에 SiGe층을 통해 왜곡 Si층(4)을 형성하는 방법에 있어서,
    상기 Si 기판(1)상에, 제7항 내지 제10항중 어느 한 항에 기재된 SiGe층의 형성 방법에 의해 SiGe 버퍼층(2, 12)을 에피택셜 성장하는 공정과, 그 SiGe 버퍼층(2, 12) 상에 직접 또는 다른 SiGe층을 통해 왜곡 Si층(4)을 에피택셜 성장하는 공정을 포함하는 것을 특징으로 하는 왜곡 Si층의 형성 방법.
  12. SiGe층 상에 에피택셜 성장된 왜곡 Si층(4)에 채널 영역이 형성되는 전계 효과형 트랜지스터의 제조 방법에 있어서,
    제11항에 기재된 왜곡 Si층의 형성 방법에 의해 상기 왜곡 Si층(4)을 형성하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
  13. Si 기판(1)상에 SiGe층이 형성된 반도체 기판(W0)에 있어서,
    제7항 내지 제10항중 어느 한 항에 기재된 SiGe층의 형성 방법에 의해 상기 SiGe층이 형성되어 있는 것을 특징으로 하는 반도체 기판(W0).
  14. Si 기판(1)상에 SiGe층을 통해 왜곡 Si층(4)이 형성된 반도체 기판(W)에 있어서,
    제11항에 기재된 왜곡 Si층의 형성 방법에 의해 상기 왜곡 Si층(4)이 형성되어 있는 것을 특징으로 하는 반도체 기판(W).
  15. SiGe층 상에 에피택셜 성장된 왜곡 Si층(4)에 채널 영역이 형성되는 전계 효과형 트랜지스터에 있어서,
    제11항에 기재된 왜곡 Si층의 형성 방법에 의해 상기 왜곡 Si층(4)이 형성되어 있는 것을 특징으로 하는 전계 효과형 트랜지스터.
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