JP2003109901A - 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ - Google Patents
半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタInfo
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- JP2003109901A JP2003109901A JP2001302747A JP2001302747A JP2003109901A JP 2003109901 A JP2003109901 A JP 2003109901A JP 2001302747 A JP2001302747 A JP 2001302747A JP 2001302747 A JP2001302747 A JP 2001302747A JP 2003109901 A JP2003109901 A JP 2003109901A
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Abstract
(57)【要約】
【課題】 半導体基板の製造方法及び電界効果型トラン
ジスタの製造方法並びに半導体基板及び電界効果型トラ
ンジスタにおいて、ＳｉＧｅ層表面のクロスハッチを除
去して表面粗さを改善すること。 【解決手段】 Ｓｉ基板１上にＳｉＧｅ層をエピタキシ
ャル成長させた半導体基板の製造方法であって、前記Ｓ
ｉ基板上にＳｉＧｅ層２，３をエピタキシャル成長する
成膜工程と、該成膜工程後に前記ＳｉＧｅ層３上面を酸
化させて酸化膜３ａを形成する酸化膜形成工程と、該酸
化膜形成工程後に前記酸化膜をエッチングにより除去す
る酸化膜除去工程とを有する。
ジスタの製造方法並びに半導体基板及び電界効果型トラ
ンジスタにおいて、ＳｉＧｅ層表面のクロスハッチを除
去して表面粗さを改善すること。 【解決手段】 Ｓｉ基板１上にＳｉＧｅ層をエピタキシ
ャル成長させた半導体基板の製造方法であって、前記Ｓ
ｉ基板上にＳｉＧｅ層２，３をエピタキシャル成長する
成膜工程と、該成膜工程後に前記ＳｉＧｅ層３上面を酸
化させて酸化膜３ａを形成する酸化膜形成工程と、該酸
化膜形成工程後に前記酸化膜をエッチングにより除去す
る酸化膜除去工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、高速ＭＯＳＦＥＴ
等に用いられる半導体基板の製造方法及び電界効果型ト
ランジスタの製造方法並びに半導体基板及び電界効果型
トランジスタに関する。
等に用いられる半導体基板の製造方法及び電界効果型ト
ランジスタの製造方法並びに半導体基板及び電界効果型
トランジスタに関する。
【０００２】
【従来の技術】近年、Ｓｉ（シリコン）基板上にＳｉＧ
ｅ（シリコン・ゲルマニウム）層を介してエピタキシャ
ル成長した歪みＳｉ層をチャネル領域に用いた高速のＭ
ＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されてい
る。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数
の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、
そのためＳｉのバンド構造が変化して縮退が解けてキャ
リア移動度が高まる。したがって、この歪みＳｉ層をチ
ャネル領域として用いることにより通常の１．３〜８倍
程度の高速化が可能になるものである。また、プロセス
としてＣＺ法による通常のＳｉ基板を基板として使用で
き、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にす
るものである。
ｅ（シリコン・ゲルマニウム）層を介してエピタキシャ
ル成長した歪みＳｉ層をチャネル領域に用いた高速のＭ
ＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されてい
る。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数
の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、
そのためＳｉのバンド構造が変化して縮退が解けてキャ
リア移動度が高まる。したがって、この歪みＳｉ層をチ
ャネル領域として用いることにより通常の１．３〜８倍
程度の高速化が可能になるものである。また、プロセス
としてＣＺ法による通常のＳｉ基板を基板として使用で
き、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にす
るものである。
【０００３】しかしながら、ＦＥＴのチャネル領域とし
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
【０００４】例えば、ＳｉＧｅのＧｅ組成比を一定の緩
い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
ウェーハを用いてＧｅ組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている（U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等）。
い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
ウェーハを用いてＧｅ組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている（U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等）。
【０００５】上記従来技術、例えば、Ｇｅ組成比を一定
の緩い傾斜で増加させたバッファ層を用いる場合等で
は、発生した転位のため、転位線の分布を反映した凹凸
（いわゆるクロスハッチ）が発生してしまう。この凹凸
はデバイス製造工程のフォトリソグラフィ工程で問題と
なるため、従来は、通常のＳｉ同様の研磨工程を用いて
研磨が行われている。
の緩い傾斜で増加させたバッファ層を用いる場合等で
は、発生した転位のため、転位線の分布を反映した凹凸
（いわゆるクロスハッチ）が発生してしまう。この凹凸
はデバイス製造工程のフォトリソグラフィ工程で問題と
なるため、従来は、通常のＳｉ同様の研磨工程を用いて
研磨が行われている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術を用いて成膜されたＳｉＧｅ層
は、貫通転位密度や表面ラフネスがデバイス及び製造プ
ロセスとして要望されるレベルには及ばない状態であっ
た。特に、上記クロスハッチは全面に均等な凹凸を生じ
るのではなく、およそ数μｍ周期で数十ｎｍの大きな凹
凸を呈するものであり、このような凹凸は、通常のＳｉ
同様の研磨では除去することができなかった。
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術を用いて成膜されたＳｉＧｅ層
は、貫通転位密度や表面ラフネスがデバイス及び製造プ
ロセスとして要望されるレベルには及ばない状態であっ
た。特に、上記クロスハッチは全面に均等な凹凸を生じ
るのではなく、およそ数μｍ周期で数十ｎｍの大きな凹
凸を呈するものであり、このような凹凸は、通常のＳｉ
同様の研磨では除去することができなかった。
【０００７】本発明は、前述の課題に鑑みてなされたも
ので、ＳｉＧｅ層表面のクロスハッチを除去して表面粗
さを改善することができる半導体基板の製造方法及び電
界効果型トランジスタの製造方法並びに半導体基板及び
電界効果型トランジスタを提供することを目的とする。
ので、ＳｉＧｅ層表面のクロスハッチを除去して表面粗
さを改善することができる半導体基板の製造方法及び電
界効果型トランジスタの製造方法並びに半導体基板及び
電界効果型トランジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層を
エピタキシャル成長させた半導体基板の製造方法であっ
て、前記Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長
する成膜工程と、該成膜工程後に前記ＳｉＧｅ層上面を
酸化させて酸化膜を形成する酸化膜形成工程と、該酸化
膜形成工程後に前記酸化膜をエッチングにより除去する
酸化膜除去工程とを有することを特徴とする。
決するために以下の構成を採用した。すなわち、本発明
の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層を
エピタキシャル成長させた半導体基板の製造方法であっ
て、前記Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長
する成膜工程と、該成膜工程後に前記ＳｉＧｅ層上面を
酸化させて酸化膜を形成する酸化膜形成工程と、該酸化
膜形成工程後に前記酸化膜をエッチングにより除去する
酸化膜除去工程とを有することを特徴とする。
【０００９】この半導体基板の製造方法では、成膜工程
後にＳｉＧｅ層上面を酸化させて酸化膜を形成する酸化
膜形成工程と、該酸化膜形成工程後に酸化膜をエッチン
グにより除去する酸化膜除去工程とを有するので、成膜
後にクロスハッチが生じているＳｉＧｅ層上面の表面粗
さが酸化過程で改善され、酸化膜を除去すると良好な表
面ラフネスのＳｉＧｅ層表面を露出させることができ
る。
後にＳｉＧｅ層上面を酸化させて酸化膜を形成する酸化
膜形成工程と、該酸化膜形成工程後に酸化膜をエッチン
グにより除去する酸化膜除去工程とを有するので、成膜
後にクロスハッチが生じているＳｉＧｅ層上面の表面粗
さが酸化過程で改善され、酸化膜を除去すると良好な表
面ラフネスのＳｉＧｅ層表面を露出させることができ
る。
【００１０】また、本発明の半導体基板の製造方法は、
前記酸化膜形成工程において、水分を含む雰囲気ガス中
で前記ＳｉＧｅ層上面を熱酸化することにより前記酸化
膜を形成することが好ましい。この半導体基板の製造方
法では、酸化膜形成工程において、水分を含む雰囲気ガ
ス中でＳｉＧｅ層上面を熱酸化、いわゆるパイロ酸化す
ることにより、ＳｉＧｅ層上面近傍のＧｅ組成比が高く
なって欠陥が生じやすくなることを抑制することができ
る。すなわち、水分を含まない雰囲気ガス中での熱酸
化、すなわちドライ酸化では、ＳｉＧｅ層上面にＧｅを
含まない酸化膜（ＳｉＯ2）が形成されて、ＳｉＧｅ層
上面近傍のＧｅ組成比が高くなってしまうのに対し、本
発明ではパイロ酸化を行うので、ＳｉとＧｅとがほぼ同
程度の速度で酸化されるため、ＳｉＧｅ層上面にＧｅを
含んだ酸化膜（Ｓｉ1Ｇｅ1-xＯ2）が形成されて、Ｓｉ
Ｇｅ層上面近傍のＧｅ組成比が高くなることを防ぐこと
ができる。
前記酸化膜形成工程において、水分を含む雰囲気ガス中
で前記ＳｉＧｅ層上面を熱酸化することにより前記酸化
膜を形成することが好ましい。この半導体基板の製造方
法では、酸化膜形成工程において、水分を含む雰囲気ガ
ス中でＳｉＧｅ層上面を熱酸化、いわゆるパイロ酸化す
ることにより、ＳｉＧｅ層上面近傍のＧｅ組成比が高く
なって欠陥が生じやすくなることを抑制することができ
る。すなわち、水分を含まない雰囲気ガス中での熱酸
化、すなわちドライ酸化では、ＳｉＧｅ層上面にＧｅを
含まない酸化膜（ＳｉＯ2）が形成されて、ＳｉＧｅ層
上面近傍のＧｅ組成比が高くなってしまうのに対し、本
発明ではパイロ酸化を行うので、ＳｉとＧｅとがほぼ同
程度の速度で酸化されるため、ＳｉＧｅ層上面にＧｅを
含んだ酸化膜（Ｓｉ1Ｇｅ1-xＯ2）が形成されて、Ｓｉ
Ｇｅ層上面近傍のＧｅ組成比が高くなることを防ぐこと
ができる。
【００１１】また、本発明の半導体基板の製造方法は、
前記成膜工程において、前記ＳｉＧｅ層上にさらにＳｉ
層をエピタキシャル成長する技術が採用される。すなわ
ち、この半導体基板の製造方法では、ＳｉＧｅ層上にさ
らにＳｉ層をエピタキシャル成長しているので、熱酸化
の初期の段階に熱によりＳｉＧｅ層上面のＧｅが移動し
て表面が荒れることを防ぐことができる。
前記成膜工程において、前記ＳｉＧｅ層上にさらにＳｉ
層をエピタキシャル成長する技術が採用される。すなわ
ち、この半導体基板の製造方法では、ＳｉＧｅ層上にさ
らにＳｉ層をエピタキシャル成長しているので、熱酸化
の初期の段階に熱によりＳｉＧｅ層上面のＧｅが移動し
て表面が荒れることを防ぐことができる。
【００１２】また、本発明の半導体基板の製造方法は、
前記成膜工程において、前記ＳｉＧｅ層のうち少なくと
も一部にＧｅ組成比を表面に向けて漸次増加させた傾斜
組成領域を形成することが好ましい。すなわち、この半
導体基板の製造方法では、ＳｉＧｅ層のうち少なくとも
一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組
成領域を形成するので、傾斜組成領域においてＧｅ組成
比が漸次増えるために、転位がＳｉＧｅ層に沿った方向
にのび易くなってＳｉＧｅ層中の特に表面側で転位の密
度を抑制することができる。
前記成膜工程において、前記ＳｉＧｅ層のうち少なくと
も一部にＧｅ組成比を表面に向けて漸次増加させた傾斜
組成領域を形成することが好ましい。すなわち、この半
導体基板の製造方法では、ＳｉＧｅ層のうち少なくとも
一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組
成領域を形成するので、傾斜組成領域においてＧｅ組成
比が漸次増えるために、転位がＳｉＧｅ層に沿った方向
にのび易くなってＳｉＧｅ層中の特に表面側で転位の密
度を抑制することができる。
【００１３】また、本発明の半導体基板の製造方法は、
前記酸化膜除去工程後に、前記ＳｉＧｅ層表面を研磨す
る研磨工程を有することが好ましい。すなわち、この半
導体基板の製造方法では、酸化膜除去工程後にＳｉＧｅ
層表面を仕上げ研磨することにより、ＳｉＧｅ層表面の
表面粗さがさらに改善される。
前記酸化膜除去工程後に、前記ＳｉＧｅ層表面を研磨す
る研磨工程を有することが好ましい。すなわち、この半
導体基板の製造方法では、酸化膜除去工程後にＳｉＧｅ
層表面を仕上げ研磨することにより、ＳｉＧｅ層表面の
表面粗さがさらに改善される。
【００１４】本発明の半導体基板は、Ｓｉ基板上にＳｉ
Ｇｅ層が形成された半導体基板であって、上記本発明の
半導体基板の製造方法により作製されたことを特徴とす
る。すなわち、この半導体基板は、上記本発明の半導体
基板の製造方法により作製されているので、表面粗さが
改善された良好な表面ラフネスを有している。
Ｇｅ層が形成された半導体基板であって、上記本発明の
半導体基板の製造方法により作製されたことを特徴とす
る。すなわち、この半導体基板は、上記本発明の半導体
基板の製造方法により作製されているので、表面粗さが
改善された良好な表面ラフネスを有している。
【００１５】本発明の半導体基板の製造方法は、Ｓｉ基
板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導
体基板の製造方法であって、上記本発明の半導体基板の
製造方法により作製された半導体基板の前記ＳｉＧｅ層
上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層を
エピタキシャル成長することを特徴とする。また、本発
明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪
みＳｉ層が形成された半導体基板であって、上記本発明
の歪みＳｉ層が形成された半導体基板の製造方法により
作製されたことを特徴とする。
板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導
体基板の製造方法であって、上記本発明の半導体基板の
製造方法により作製された半導体基板の前記ＳｉＧｅ層
上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層を
エピタキシャル成長することを特徴とする。また、本発
明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪
みＳｉ層が形成された半導体基板であって、上記本発明
の歪みＳｉ層が形成された半導体基板の製造方法により
作製されたことを特徴とする。
【００１６】これらの半導体基板の製造方法及び半導体
基板では、ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介
して歪みＳｉ層がエピタキシャル成長されるので、表面
ラフネスの小さな良質な歪みＳｉ層が得られ、例えば歪
みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた
集積回路用として好適な半導体基板を得ることができ
る。
基板では、ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介
して歪みＳｉ層がエピタキシャル成長されるので、表面
ラフネスの小さな良質な歪みＳｉ層が得られ、例えば歪
みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた
集積回路用として好適な半導体基板を得ることができ
る。
【００１７】本発明の電界効果型トランジスタの製造方
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉを有する
半導体基板の製造方法により作製された半導体基板の前
記歪みＳｉ層に前記チャネル領域を形成することを特徴
とする。また、本発明の電界効果型トランジスタは、Ｓ
ｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチ
ャネル領域が形成される電界効果型トランジスタであっ
て、上記本発明の電界効果型トランジスタの製造方法に
より作製されたことを特徴とする。
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉを有する
半導体基板の製造方法により作製された半導体基板の前
記歪みＳｉ層に前記チャネル領域を形成することを特徴
とする。また、本発明の電界効果型トランジスタは、Ｓ
ｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチ
ャネル領域が形成される電界効果型トランジスタであっ
て、上記本発明の電界効果型トランジスタの製造方法に
より作製されたことを特徴とする。
【００１８】これらの電界効果型トランジスタの製造方
法及び電界効果型トランジスタは、上記本発明の歪みＳ
ｉ層を有する半導体基板の製造方法により作製された半
導体基板の歪みＳｉ層にチャネル領域を形成するので、
良好な表面ラフネスの歪みＳｉ層により高特性な電界効
果型トランジスタを高歩留まりで得ることができる。
法及び電界効果型トランジスタは、上記本発明の歪みＳ
ｉ層を有する半導体基板の製造方法により作製された半
導体基板の歪みＳｉ層にチャネル領域を形成するので、
良好な表面ラフネスの歪みＳｉ層により高特性な電界効
果型トランジスタを高歩留まりで得ることができる。
【００１９】
【発明の実施の形態】以下、本発明に係る一実施形態
を、図１から図３を参照しながら説明する。
を、図１から図３を参照しながら説明する。
【００２０】図１は、本発明の半導体ウェーハ（半導体
基板）Ｗの断面構造を示すものであり、この半導体ウェ
ーハの構造をその製造プロセスと合わせて説明すると、
まず、ＣＺ法等で引上成長して作製されたｐ型あるいは
ｎ型Ｓｉ基板１上に、図１の（ａ）及び図２に示すよう
に、表面に向けて層内のＧｅ組成比を漸次減少させたＳ
ｉＧｅの傾斜組成領域として第１のＳｉＧｅ層２を例え
ば減圧ＣＶＤ法によりエピタキシャル成長する。
基板）Ｗの断面構造を示すものであり、この半導体ウェ
ーハの構造をその製造プロセスと合わせて説明すると、
まず、ＣＺ法等で引上成長して作製されたｐ型あるいは
ｎ型Ｓｉ基板１上に、図１の（ａ）及び図２に示すよう
に、表面に向けて層内のＧｅ組成比を漸次減少させたＳ
ｉＧｅの傾斜組成領域として第１のＳｉＧｅ層２を例え
ば減圧ＣＶＤ法によりエピタキシャル成長する。
【００２１】次に、第１のＳｉＧｅ層２上に、該第１の
ＳｉＧｅ層２の最終的なＧｅ組成比で一定組成比の第２
のＳｉＧｅ層３を、緩和層としてエピタキシャル成長す
る。さらに、第２のＳｉＧｅ層３上にＳｉをエピタキシ
ャル成長して歪みＳｉ層４を形成する。なお、各層の膜
厚は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２
のＳｉＧｅ層３が０．７〜０．８μｍ、歪みＳｉ層４が
１５〜２２ｎｍである。また、上記減圧ＣＶＤ法による
成膜は、例えばキャリアガスとしてＨ2を用い、ソース
ガスとしてＳｉＨ4及びＧｅＨ4を用いている。
ＳｉＧｅ層２の最終的なＧｅ組成比で一定組成比の第２
のＳｉＧｅ層３を、緩和層としてエピタキシャル成長す
る。さらに、第２のＳｉＧｅ層３上にＳｉをエピタキシ
ャル成長して歪みＳｉ層４を形成する。なお、各層の膜
厚は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２
のＳｉＧｅ層３が０．７〜０．８μｍ、歪みＳｉ層４が
１５〜２２ｎｍである。また、上記減圧ＣＶＤ法による
成膜は、例えばキャリアガスとしてＨ2を用い、ソース
ガスとしてＳｉＨ4及びＧｅＨ4を用いている。
【００２２】上記成膜直後のウェーハは、その表面にク
ロスハッチ、すなわち数μｍ周期で数十ｎｍの大きな凹
凸が生じている。このクロスハッチを取り除くため、次
に、上記成膜を行ったウェーハを熱酸化炉においてパイ
ロ酸化、すなわち水分を含んだ雰囲気ガス中で熱酸化処
理を行う。なお、熱処理温度は、８００℃から１３００
℃の温度範囲内に設定する。この熱酸化処理により、図
１の（ｂ）に示すように、歪みＳｉ層４全体が酸化され
ると共に、第２のＳｉＧｅ層３の上部では、ＳｉとＧｅ
とがほぼ同程度の速度で酸化されてＧｅを含んだ酸化膜
３ａが形成される。なお、該酸化膜３ａは、十分な平坦
化効果を得るために膜厚１００ｎｍ以上形成しておく。
ロスハッチ、すなわち数μｍ周期で数十ｎｍの大きな凹
凸が生じている。このクロスハッチを取り除くため、次
に、上記成膜を行ったウェーハを熱酸化炉においてパイ
ロ酸化、すなわち水分を含んだ雰囲気ガス中で熱酸化処
理を行う。なお、熱処理温度は、８００℃から１３００
℃の温度範囲内に設定する。この熱酸化処理により、図
１の（ｂ）に示すように、歪みＳｉ層４全体が酸化され
ると共に、第２のＳｉＧｅ層３の上部では、ＳｉとＧｅ
とがほぼ同程度の速度で酸化されてＧｅを含んだ酸化膜
３ａが形成される。なお、該酸化膜３ａは、十分な平坦
化効果を得るために膜厚１００ｎｍ以上形成しておく。
【００２３】次に、上記酸化膜３ａが形成されたウェー
ハをフッ酸によりエッチング処理することにより、図１
の（ｃ）に示すように、酸化膜３ａが除去される。この
際、酸化膜３ａが除去されて露出した第２のＳｉＧｅ層
３の表面は、成膜直後のウェーハ表面に比べてその表面
粗さがＰ-Ｖ(Peak to Valley)で１／５程度まで小さく
なる。
ハをフッ酸によりエッチング処理することにより、図１
の（ｃ）に示すように、酸化膜３ａが除去される。この
際、酸化膜３ａが除去されて露出した第２のＳｉＧｅ層
３の表面は、成膜直後のウェーハ表面に比べてその表面
粗さがＰ-Ｖ(Peak to Valley)で１／５程度まで小さく
なる。
【００２４】さらに、酸化膜３ａが除去されたウェーハ
の表面を、機械的化学的研磨（ＣＭＰ：メカノケミカル
ポリッシング）により仕上げ研磨を行うことにより、表
面粗さがさらに改善され、Ｐ-Ｖで１ｎｍ以下とするこ
とができる。次に、仕上げ研磨された第２のＳｉＧｅ層
３上に、第２のＳｉＧｅ層３と同じＧｅ組成比でＳｉＧ
ｅ層をエピタキシャル成長して、第２のＳｉＧｅ層３を
所定の膜厚まで厚くし、さらにその上に新たに歪みＳｉ
層５を膜厚１５〜２２ｎｍ程度エピタキシャル成長する
ことにより、本実施形態の歪みＳｉ層を備えた半導体ウ
ェーハＷが作製される。
の表面を、機械的化学的研磨（ＣＭＰ：メカノケミカル
ポリッシング）により仕上げ研磨を行うことにより、表
面粗さがさらに改善され、Ｐ-Ｖで１ｎｍ以下とするこ
とができる。次に、仕上げ研磨された第２のＳｉＧｅ層
３上に、第２のＳｉＧｅ層３と同じＧｅ組成比でＳｉＧ
ｅ層をエピタキシャル成長して、第２のＳｉＧｅ層３を
所定の膜厚まで厚くし、さらにその上に新たに歪みＳｉ
層５を膜厚１５〜２２ｎｍ程度エピタキシャル成長する
ことにより、本実施形態の歪みＳｉ層を備えた半導体ウ
ェーハＷが作製される。
【００２５】このように本実施形態の半導体ウェーハＷ
では、成膜後に第２のＳｉＧｅ層３上面を酸化させて酸
化膜３ａを形成し、さらに酸化膜３ａをエッチングによ
り除去するので、成膜後にクロスハッチが生じているウ
ェーハ上面は酸化過程で表面粗さが改善され、酸化膜３
ａを除去すると良好な表面ラフネスの第２のＳｉＧｅ層
表面を露出させることができる。
では、成膜後に第２のＳｉＧｅ層３上面を酸化させて酸
化膜３ａを形成し、さらに酸化膜３ａをエッチングによ
り除去するので、成膜後にクロスハッチが生じているウ
ェーハ上面は酸化過程で表面粗さが改善され、酸化膜３
ａを除去すると良好な表面ラフネスの第２のＳｉＧｅ層
表面を露出させることができる。
【００２６】また、水分を含む雰囲気ガス中で第２のＳ
ｉＧｅ層３上面をパイロ酸化することにより、ＳｉとＧ
ｅとがほぼ同程度の速度で酸化されて第２のＳｉＧｅ層
３上面にＧｅを含んだ酸化膜３ａが形成され、第２のＳ
ｉＧｅ層３上面近傍のＧｅ組成比が必要以上に高くなる
ことを抑制することができる。さらに、酸化膜形成前
に、第２のＳｉＧｅ層３上にさらに歪みＳｉ層４をエピ
タキシャル成長して保護膜としているので、熱酸化時の
熱により第２のＳｉＧｅ層３上面のＧｅが移動して表面
が荒れることを防ぐことができる。
ｉＧｅ層３上面をパイロ酸化することにより、ＳｉとＧ
ｅとがほぼ同程度の速度で酸化されて第２のＳｉＧｅ層
３上面にＧｅを含んだ酸化膜３ａが形成され、第２のＳ
ｉＧｅ層３上面近傍のＧｅ組成比が必要以上に高くなる
ことを抑制することができる。さらに、酸化膜形成前
に、第２のＳｉＧｅ層３上にさらに歪みＳｉ層４をエピ
タキシャル成長して保護膜としているので、熱酸化時の
熱により第２のＳｉＧｅ層３上面のＧｅが移動して表面
が荒れることを防ぐことができる。
【００２７】また、第１のＳｉＧｅ層２がＧｅ組成比を
表面に向けて漸次増加させた傾斜組成領域であるので、
転位が第１のＳｉＧｅ層２に沿った方向にのび易くなっ
てＳｉＧｅ層中の特に表面側で転位の密度を抑制するこ
とができる。
表面に向けて漸次増加させた傾斜組成領域であるので、
転位が第１のＳｉＧｅ層２に沿った方向にのび易くなっ
てＳｉＧｅ層中の特に表面側で転位の密度を抑制するこ
とができる。
【００２８】次に、本発明の上記半導体ウェーハＷを用
いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その
製造プロセスと合わせて図３を参照して説明する。
いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その
製造プロセスと合わせて図３を参照して説明する。
【００２９】図３は、本発明の電界効果型トランジスタ
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
半導体ウェーハＷ表面の歪みＳｉ層５上にＳｉＯ2のゲ
ート酸化膜６及びゲートポリシリコン膜７を順次堆積す
る。そして、チャネル領域となる部分上のゲートポリシ
リコン膜７上にゲート電極（図示略）をパターニングし
て形成する。
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
半導体ウェーハＷ表面の歪みＳｉ層５上にＳｉＯ2のゲ
ート酸化膜６及びゲートポリシリコン膜７を順次堆積す
る。そして、チャネル領域となる部分上のゲートポリシ
リコン膜７上にゲート電極（図示略）をパターニングし
て形成する。
【００３０】次に、ゲート酸化膜６もパターニングして
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層５及
び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域
Ｓ及びドレイン領域Ｄを自己整合的に形成する。この
後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及
びドレイン電極（図示略）をそれぞれ形成して、歪みＳ
ｉ層５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦ
ＥＴが製造される。
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層５及
び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域
Ｓ及びドレイン領域Ｄを自己整合的に形成する。この
後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及
びドレイン電極（図示略）をそれぞれ形成して、歪みＳ
ｉ層５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦ
ＥＴが製造される。
【００３１】このように作製されたＭＯＳＦＥＴでは、
上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層
５にチャネル領域が形成されるので、表面粗さが改善さ
れた良質な歪みＳｉ層５により高特性なＭＯＳＦＥＴを
高歩留まりで得ることができる。
上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層
５にチャネル領域が形成されるので、表面粗さが改善さ
れた良質な歪みＳｉ層５により高特性なＭＯＳＦＥＴを
高歩留まりで得ることができる。
【００３２】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。
【００３３】例えば、上記各実施形態の半導体ウェーハ
の歪みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わ
ない。また、上記各実施形態では、ＭＯＳＦＥＴ用の基
板としてＳｉＧｅ層を有する半導体ウェーハを作製した
が、他の用途に適用する基板としても構わない。例え
ば、本発明の半導体基板の製造方法及び半導体基板を太
陽電池や光素子用の基板に適用してもよい。すなわち、
上述した各実施形態のＳｉ基板上に最表面で６５％から
１００％Ｇｅあるいは１００％Ｇｅとなるように第１の
ＳｉＧｅ層及び第２のＳｉＧｅ層を成膜し、上記酸化膜
形成、酸化膜除去及び仕上げ研磨した表面上にＩｎＧａ
Ｐ（インジウムガリウムリン）あるいはＧａＡｓ（ガリ
ウムヒ素）やＡｌＧａＡｓ（アルミガリウムヒ素）を成
膜することで、太陽電池や光素子用基板を作製してもよ
い。この場合、良好な表面ラフネスで高特性の太陽電池
用基板が得られる。
の歪みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わ
ない。また、上記各実施形態では、ＭＯＳＦＥＴ用の基
板としてＳｉＧｅ層を有する半導体ウェーハを作製した
が、他の用途に適用する基板としても構わない。例え
ば、本発明の半導体基板の製造方法及び半導体基板を太
陽電池や光素子用の基板に適用してもよい。すなわち、
上述した各実施形態のＳｉ基板上に最表面で６５％から
１００％Ｇｅあるいは１００％Ｇｅとなるように第１の
ＳｉＧｅ層及び第２のＳｉＧｅ層を成膜し、上記酸化膜
形成、酸化膜除去及び仕上げ研磨した表面上にＩｎＧａ
Ｐ（インジウムガリウムリン）あるいはＧａＡｓ（ガリ
ウムヒ素）やＡｌＧａＡｓ（アルミガリウムヒ素）を成
膜することで、太陽電池や光素子用基板を作製してもよ
い。この場合、良好な表面ラフネスで高特性の太陽電池
用基板が得られる。
【００３４】
【発明の効果】本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれ
ば、成膜工程後にＳｉＧｅ層上面を酸化させて酸化膜を
形成する酸化膜形成工程と、該酸化膜形成工程後に酸化
膜をエッチングにより除去する酸化膜除去工程とを有す
るので、酸化過程で表面粗さが改善され、酸化膜の除去
により良好な表面ラフネスのＳｉＧｅ層表面を有する基
板を得ることができる。さらに、このＳｉＧｅ層上に歪
みＳｉ層を形成すれば、表面ラフネスの小さな良質な歪
みＳｉ層が得られ、例えば歪みＳｉ層をチャネル領域と
するＭＯＳＦＥＴ等を用いた集積回路用として好適な半
導体基板を得ることができる。
本発明の半導体基板及び半導体基板の製造方法によれ
ば、成膜工程後にＳｉＧｅ層上面を酸化させて酸化膜を
形成する酸化膜形成工程と、該酸化膜形成工程後に酸化
膜をエッチングにより除去する酸化膜除去工程とを有す
るので、酸化過程で表面粗さが改善され、酸化膜の除去
により良好な表面ラフネスのＳｉＧｅ層表面を有する基
板を得ることができる。さらに、このＳｉＧｅ層上に歪
みＳｉ層を形成すれば、表面ラフネスの小さな良質な歪
みＳｉ層が得られ、例えば歪みＳｉ層をチャネル領域と
するＭＯＳＦＥＴ等を用いた集積回路用として好適な半
導体基板を得ることができる。
【００３５】また、本発明の電界効果型トランジスタ及
び電界効果型トランジスタの製造方法によれば、上記本
発明の半導体基板又は上記本発明の半導体基板の製造方
法により作製された半導体基板の前記歪みＳｉ層に前記
チャネル領域が形成されるので、良好な表面ラフネスで
良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留
まりで得ることができる。
び電界効果型トランジスタの製造方法によれば、上記本
発明の半導体基板又は上記本発明の半導体基板の製造方
法により作製された半導体基板の前記歪みＳｉ層に前記
チャネル領域が形成されるので、良好な表面ラフネスで
良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留
まりで得ることができる。
【図１】 本発明に係る一実施形態における半導体基板
を工程順に示す断面図である。
を工程順に示す断面図である。
【図２】 本発明に係る一実施形態における第１のＳｉ
Ｇｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比
を示すグラフである。
Ｇｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比
を示すグラフである。
【図３】 本発明に係る一実施形態におけるＭＯＳＦＥ
Ｔを示す概略的な断面図である。
Ｔを示す概略的な断面図である。
１ Ｓｉ基板
２ 第１のＳｉＧｅ層
３ 第２のＳｉＧｅ層
３ａ 酸化膜
４、５ 歪みＳｉ層
６ ＳｉＯ2ゲート酸化膜
７ ゲートポリシリコン膜
Ｓ ソース領域
Ｄ ドレイン領域
Ｗ 半導体ウェーハ（半導体基板）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山口 健志
埼玉県さいたま市北袋町１丁目297番地
三菱マテリアル株式会社総合研究所内
Ｆターム(参考） 5F045 AA06 AB02 AC01 BB12 DA58
GH09 HA14 HA16
5F052 JA01 KA01
5F058 BA04 BC02 BF63 BH11 BH20
BJ01
5F140 AA15 AC28 AC38 BA01 BA05
BA07 BA09 BA16 BA17 BB11
BB18 BC00 BC12 BD05 BE09
BE14 BF01 BF04 BG27 BK13
Claims (10)
- 【請求項１】 Ｓｉ基板上にＳｉＧｅ層をエピタキシャ
ル成長させた半導体基板の製造方法であって、 前記Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長する
成膜工程と、 該成膜工程後に前記ＳｉＧｅ層上面を酸化させて酸化膜
を形成する酸化膜形成工程と、 該酸化膜形成工程後に前記酸化膜をエッチングにより除
去する酸化膜除去工程とを有することを特徴とする半導
体基板の製造方法。 - 【請求項２】 請求項１に記載の半導体基板の製造方法
において、 前記酸化膜形成工程は、水分を含む雰囲気ガス中で前記
ＳｉＧｅ層上面を熱酸化することにより前記酸化膜を形
成することを特徴とする半導体基板の製造方法。 - 【請求項３】 請求項１又は２に記載の半導体基板の製
造方法において、 前記成膜工程は、前記ＳｉＧｅ層上にさらにＳｉ層をエ
ピタキシャル成長することを特徴とする半導体基板の製
造方法。 - 【請求項４】 請求項１から３のいずれかに記載の半導
体基板の製造方法において、 前記成膜工程は、前記ＳｉＧｅ層のうち少なくとも一部
にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領
域を形成することを特徴とする半導体基板の製造方法。 - 【請求項５】 請求項１から４のいずれかに記載の半導
体基板の製造方法において、 前記酸化膜除去工程後に、前記ＳｉＧｅ層表面を研磨す
る研磨工程を有することを特徴とする半導体基板の製造
方法。 - 【請求項６】 Ｓｉ基板上にＳｉＧｅ層を介して歪みＳ
ｉ層が形成された半導体基板の製造方法であって、 請求項１から５のいずれかに記載の半導体基板の製造方
法により作製された半導体基板の前記ＳｉＧｅ層上に直
接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタ
キシャル成長することを特徴とする半導体基板の製造方
法。 - 【請求項７】 ＳｉＧｅ層上にエピタキシャル成長され
た歪みＳｉ層にチャネル領域が形成される電界効果型ト
ランジスタの製造方法であって、 請求項６に記載の半導体基板の製造方法により作製され
た半導体基板の前記歪みＳｉ層に前記チャネル領域を形
成することを特徴とする電界効果型トランジスタの製造
方法。 - 【請求項８】 Ｓｉ基板上にＳｉＧｅ層が形成された半
導体基板であって、 請求項１から５のいずれかに記載の半導体基板の製造方
法により作製されたことを特徴とする半導体基板。 - 【請求項９】 Ｓｉ基板上にＳｉＧｅ層を介して歪みＳ
ｉ層が形成された半導体基板であって、 請求項６に記載の半導体基板の製造方法により作製され
たことを特徴とする半導体基板。 - 【請求項１０】 ＳｉＧｅ層上にエピタキシャル成長さ
れた歪みＳｉ層にチャネル領域が形成される電界効果型
トランジスタであって、 請求項７に記載の電界効果型トランジスタの製造方法に
より作製されたことを特徴とする電界効果型トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001302747A JP4378904B2 (ja) | 2001-09-28 | 2001-09-28 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001302747A JP4378904B2 (ja) | 2001-09-28 | 2001-09-28 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003109901A true JP2003109901A (ja) | 2003-04-11 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001302747A Expired - Fee Related JP4378904B2 (ja) | 2001-09-28 | 2001-09-28 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4378904B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007518264A (ja) * | 2004-01-16 | 2007-07-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高度な緩和及び低い積層欠陥密度を有する薄いＳｉＧｅオン・インシュレータ（ＳＧＯＩ）ウェハを形成する方法。 |
| JP2010267969A (ja) * | 2009-05-13 | 2010-11-25 | Siltronic Ag | おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたＳｉＧｅの層を含んでなるウェーハを製造する方法 |
| CN111653612A (zh) * | 2020-06-24 | 2020-09-11 | 上海华力集成电路制造有限公司 | 一种提升SiGe沟道表面均匀度的方法 |
-
2001
- 2001-09-28 JP JP2001302747A patent/JP4378904B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007518264A (ja) * | 2004-01-16 | 2007-07-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高度な緩和及び低い積層欠陥密度を有する薄いＳｉＧｅオン・インシュレータ（ＳＧＯＩ）ウェハを形成する方法。 |
| JP4686480B2 (ja) * | 2004-01-16 | 2011-05-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高度な緩和及び低い積層欠陥密度を有する薄いＳｉＧｅオン・インシュレータ（ＳＧＯＩ）ウェハを形成する方法。 |
| JP2010267969A (ja) * | 2009-05-13 | 2010-11-25 | Siltronic Ag | おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたＳｉＧｅの層を含んでなるウェーハを製造する方法 |
| CN111653612A (zh) * | 2020-06-24 | 2020-09-11 | 上海华力集成电路制造有限公司 | 一种提升SiGe沟道表面均匀度的方法 |
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