JP2003197905A - 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体基板及び電界効果型トランジスタ並び
にこれらの製造方法において、貫通転位密度と表面ラフ
ネスをより低くすること。 【解決手段】 Ｓｉ基板１と、該Ｓｉ基板１上のＳｉＧ
ｅ層２とを備え、該ＳｉＧｅ層２は、Ｇｅ組成比が表面
に向けて漸次増加する傾斜組成層２ａ，２ａを有し、傾
斜組成層２ａの厚さ方向途中位置に、途中位置よりもＧ
ｅ組成比が低いかまたはゼロのＧｅ低組成層２ｄを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速ＭＯＳＦＥＴ
等に用いられる半導体基板及び電界効果型トランジスタ
並びにこれらの製造方法に関する。

【０００２】

【従来の技術】近年、Ｓｉ（シリコン）基板上にＳｉＧ
ｅ（シリコン・ゲルマニウム）層を介してエピタキシャ
ル成長した歪みＳｉ層をチャネル領域に用いた高速のＭ
ＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されてい
る。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数
の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、
そのためＳｉのバンド構造が変化して縮退が解けてキャ
リア移動度が高まる。したがって、この歪みＳｉ層をチ
ャネル領域として用いることにより通常の１．３〜８倍
程度の高速化が可能になるものである。また、プロセス
としてＣＺ法による通常のＳｉ基板を基板として使用で
き、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にす
るものである。

【０００３】しかしながら、ＦＥＴのチャネル領域とし
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。

【０００４】例えば、ＳｉＧｅのＧｅ組成比を一定の緩
い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
ウェーハを用いてＧｅ組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている（U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等）。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術を用いて成膜されたＳｉＧｅ層
は、貫通転位密度や表面ラフネスがデバイス及び製造プ
ロセスとして要望されるレベルには及ばない状態であっ
た。

【０００６】例えば、Ｇｅ組成比を一定の緩い傾斜で増
加させたバッファ層を用いる場合、Ｇｅ組成比の傾斜構
造中で発生する転位は、ＳｉＧｅ層に沿った方向に伸び
易くなって、ＳｉＧｅ層の特に表面側で転位の密度を抑
制することができる。しかし、まだ十分な低転位化を図
ることができていない。また、Ｇｅ組成比を階段状にし
たバッファ層を用いる場合では、表面ラフネスを比較的
少なくすることができるが、貫通転位密度が大きくなっ
てしまう不都合があった。また、オフカットウェーハを
用いる場合では、転位が成膜方向ではなく横に抜け易く
なるが、まだ十分な低転位化を図ることができていな
い。

【０００７】本発明は、前述の課題に鑑みてなされたも
ので、貫通転位密度が低くかつ表面ラフネスも小さい半
導体基板及び電界効果型トランジスタ並びにこれらの製
造方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上のＳｉＧｅ
層とを備え、該ＳｉＧｅ層は、Ｇｅ組成比が表面に向け
て漸次増加する傾斜組成層を有し、該傾斜組成層の厚さ
方向途中位置に、該途中位置における傾斜組成層のＧｅ
組成比よりもＧｅ組成比が低いかまたはゼロのＧｅ低組
成層を有することを特徴とする。

【０００９】また、本発明の半導体基板の製造方法は、
Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半
導体基板の製造方法であって、前記Ｓｉ基板上に、Ｓｉ
Ｇｅ層をエピタキシャル成長するＳｉＧｅ層形成工程を
備え、該ＳｉＧｅ層形成工程は、Ｇｅ組成比を表面に向
けて漸次増加させるＳｉＧｅの傾斜組成層を積層すると
ともに、傾斜組成層の厚さ方向途中位置に、該途中位置
における傾斜組成層のＧｅ組成比よりもＧｅ組成比が低
いかまたはゼロのＧｅ低組成層を形成することを特徴と
する。

【００１０】また本発明の半導体基板は、Ｓｉ基板上に
ＳｉＧｅ層が形成された半導体基板であって、 上記の
半導体基板の製造方法により作製されたことを特徴とし
ている。

【００１１】本発明者らは、ＳｉＧｅの成膜技術につい
て研究を行ってきた結果、結晶中の転位が以下のような
傾向を有することがわかった。すなわち、ＳｉＧｅ層を
成膜する際に、成膜中に発生する転位は成膜方向に対し
て斜め方向又は横方向（成膜方向に直交する方向：＜１
１０＞方向）のいずれかに伸び易い特性を持っている。
また、上記斜め方向に伸びた転位は、表面にまで貫通し
て貫通転位となってしまうと考えられる。Ｇｅ組成比を
単純に傾斜させて成膜すると、上記斜め方向に走った転
位が横方向に逃げるきっかけとなる部分（界面等）が無
く、表面にまで貫通してしまうと考えられる。

【００１２】これに対し、これらの半導体基板及び半導
体基板の製造方法では、Ｓｉ基板上のＳｉＧｅ層を、Ｇ
ｅ組成比を表面に向けて漸次増加させるＳｉＧｅの傾斜
組成層を積層するとともに、厚さ方向の少なくとも途中
位置に、その位置の傾斜組成層よりもＧｅ組成比を低い
かまたはゼロのＧｅ低組成層を形成しているので、上記
斜め方向に伸びた貫通転位が一度発生した場合であって
も、ＳｉＧｅ層内のＧｅ低組成層部分でＧｅが減量して
いるため、転位の方位が界面に沿った向きを向きやすく
なり、転位がＧｅ低組成層界面付近およびＳｉ基板側に
閉じ込められる傾向がある。このため、前記傾斜組成層
において、転位がＳｉＧｅ層に沿った方向に伸びやすく
なって第１のＳｉＧｅ層中の特にＧｅ低組成層より表面
側で転位の密度を抑制することができる。その結果、表
面に貫通する転位が低減される。また、傾斜組成層の途
中に、この傾斜組成層よりもＧｅ組成比が低い、つま
り、傾斜組成層よりも固い層を挿入することにより、後
述するように、表面ラフネスを、Ｇｅ組成比が一定の傾
斜で変化したＳｉＧｅ層の場合に比べてよりいっそう低
減することが可能となる。

【００１３】本発明の半導体基板において、前記Ｇｅ低
組成層は、前記傾斜組成層のＧｅ組成比の最高値に対
し、１／３〜２／３の組成比に対応する厚さ方向位置に
形成されていることが好ましく、より好ましくは、前記
Ｇｅ低組成層は、前記傾斜組成層のＧｅ組成比の最高値
に対し、１／２の組成比に対応する厚さ方向位置に形成
されている。

【００１４】本発明における半導体基板の製造方法にお
いて、前記Ｇｅ低組成層を、前記傾斜組成層のＧｅ組成
比の最高値に対し、１／３〜２／３の組成比に対応する
厚さ方向位置に形成することが好ましく、より好ましく
は、前記Ｇｅ低組成層を、前記傾斜組成層のＧｅ組成比
の最高値に対し、１／２の組成比に対応する厚さ方向位
置に形成する。

【００１５】このようにＧｅ低組成層の形成位置を、Ｇ
ｅ組成比の最高値に対して１／３〜２／３の組成比に対
応する厚さ方向位置に対応する範囲に設定した場合であ
ると、後述するように、表面に貫通する転位の密度を、
Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に
比べて低減することができるとともに、表面ラフネスの
悪化を抑制することができる。またＧｅ低組成層の形成
位置を、Ｇｅ組成比の最高値に対して１／２の組成比に
対応する厚さ方向位置に対応して設定した場合である
と、後述するように、表面に貫通する転位の密度を、Ｇ
ｅ組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比
べてよりいっそう低減することが可能となるとともに、
表面ラフネスの悪化をさらに抑制することができる。

【００１６】また、本発明の半導体基板およびその製造
方法において、前記Ｇｅ低組成層の厚み寸法が、膜厚の
増加により転位を発生して格子緩和が生ずる膜厚である
臨界膜厚以下に設定されていることが好ましい。このよ
うにＧｅ低組成層が臨界膜厚より薄く成膜されるため、
Ｇｅ低組成層成膜中では膜厚に応じて歪みエネルギーが
大きくなるが転位の生成は少ないため、Ｇｅ低組成層に
よって転位が増加することはない。Ｇｅ低組成層よりＳ
ｉ基板側で生成した転位は、Ｇｅ低組成層の界面に沿っ
て伸びやすく、ＳｉＧｅ層表面までの転位の貫通が抑制
されると共に、ＳｉＧｅ層表面の表面ラフネスの悪化も
抑制される。

【００１７】また、本発明の半導体基板およびその製造
方法において、前記Ｇｅ低組成層のＧｅ組成比が、Ｇｅ
低形成層が形成された厚さ方向位置における傾斜組成層
のＧｅ組成比に対し、２／５より小さく設定されている
ことが好ましい。これにより、表面に貫通する転位の密
度を、Ｇｅ組成比が一定の傾斜で変化したＳｉＧｅ層の
場合に比べて低減することができ、より好ましくは、Ｇ
ｅ低組成層におけるＧｅ組成比を略０に設定することが
できる。これによって、より一層表面に貫通する転位の
密度を低減することが可能となる。

【００１８】なお、本発明において、厚さ方向に離間し
てＧｅ低組成層を複数形成することもできる。

【００１９】本発明の半導体基板は、上記本発明の半導
体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を
介して配された歪みＳｉ層を備えていることを特徴とす
る。また、本発明の歪みＳｉ層の形成方法は、Ｓｉ基板
上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であ
って、前記Ｓｉ基板上に、上記本発明のＳｉＧｅ層の形
成方法によりＳｉＧｅ層をエピタキシャル成長する工程
と、該ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して
歪みＳｉ層をエピタキシャル成長する工程とを有するこ
とを特徴とする。また、本発明の半導体基板は、Ｓｉ基
板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導
体基板であって、上記本発明の歪みＳｉ層の形成方法に
より前記歪みＳｉ層が形成されていることを特徴とす
る。

【００２０】上記半導体基板では、上記本発明の半導体
基板のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して
配された歪みＳｉ層を備え、また上記歪みＳｉ層の形成
方法では、上記本発明のＳｉＧｅ層の形成方法によりエ
ピタキシャル成長したＳｉＧｅ層上に直接又は他のＳｉ
Ｇｅ層を介して歪みＳｉ層をエピタキシャル成長し、ま
た、上記半導体基板では上記本発明の歪みＳｉ層の形成
方法により歪みＳｉ層が形成されているので、表面状態
が良好なＳｉＧｅ層上にＳｉ層を形成でき、良質な歪み
Ｓｉ層を形成することができる。例えば歪みＳｉ層をチ
ャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の
基板として好適である。

【００２１】本発明の電界効果型トランジスタは、Ｓｉ
Ｇｅ層上にエピタキシャル成長された歪みＳｉ層にチャ
ネル領域が形成される電界効果型トランジスタであっ
て、上記本発明の半導体基板の前記歪みＳｉ層に前記チ
ャネル領域が形成されていることを特徴とする。

【００２２】本発明の電界効果型トランジスタの製造方
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉ層を有す
る半導体基板の製造方法により作製された半導体基板の
前記歪みＳｉ層に前記チャネル領域を形成することを特
徴とする。また、本発明の電界効果型トランジスタは、
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層に
チャネル領域が形成される電界効果型トランジスタであ
って、上記本発明の電界効果型トランジスタの製造方法
により作製されたことを特徴とする。

【００２３】これらの電界効果型トランジスタ及び電界
効果型トランジスタの製造方法では、上記本発明の半導
体基板の前記歪みＳｉ層にチャネル領域が形成され、又
は上記本発明の歪みＳｉ層の形成方法により、チャネル
領域が形成される歪みＳｉ層が形成されるので、良質な
歪みＳｉ層により高特性な電界効果型トランジスタを高
歩留まりで得ることができる。

【００２４】

【発明の実施の形態】以下、本発明に係る第１実施形態
を、図１から図４に基づいて説明する。

【００２５】図１は、本発明の半導体ウェーハ（半導体
基板）Ｗの断面構造を示すものであり、この半導体ウェ
ーハの構造をその製造プロセスと合わせて説明すると、
まず、ＣＺ法等で引上成長して作製されたｐ型あるいは
ｎ型Ｓｉ基板１上に、図１及び図２に示すように、第１
のＳｉＧｅ層２を例えば減圧ＣＶＤ法によりエピタキシ
ャル成長する。

【００２６】この際、図２及び図３に示すように、表面
側に向けて層内のＧｅ組成比を漸次増加させた傾斜組成
層２ａを２層積層状態にして、第１のＳｉＧｅ層２を形
成する。また、これらの傾斜組成層２ａの間には、厚さ
方向両側に接する各傾斜組成層２ａよりもＧｅ組成比が
低いＧｅ低組成層２ｄを形成する。ここで、本実施形態
では、第１のＳｉＧｅ層２の膜厚を１．５μｍにし、こ
れら傾斜組成層２ａ，２ａにおいて、増加するＧｅ組成
比の傾斜率（表面に向けて増加するＧｅ組成比の変化
率）をほぼ０．２／μｍとしている。これにより、第１
のＳｉＧｅ層２上面でのＧｅ組成比をが０．３となるよ
う、傾斜組成層２ａ，２ａでのＧｅ組成比を、それぞれ
０から０．１５、および、０．１５から０．３まで順次
増加させている。

【００２７】Ｇｅ低組成層２ｄは、図３に示すように、
傾斜組成層２ａ，２ａにおいて表面に向けて漸次増加す
るＧｅ組成比の最高値に対し、１／３〜２／３の組成比
に対応する厚さ方向位置に形成することが好ましく、さ
らに、前記Ｇｅ低組成層２ｄを、傾斜組成層２ａ，２ａ
において表面に向けて漸次増加するＧｅ組成比の最高値
に対し、１／２の組成比に対応する厚さ方向位置に形成
することがより好ましい。具体的には、Ｇｅ低組成層２
ｄは、傾斜組成層２ａ，２ａにおいて表面に向けて漸次
増加するＧｅ組成比の最高値０．３に対し、組成比０．
１〜０．２に対応する厚さ方向位置に形成することが好
ましく、より好ましくは、Ｇｅ組成比の最高値０．３に
対し、組成比０．１５に対応する厚さ方向位置である厚
さ０．７５μｍの傾斜組成層２ａ上に形成することがで
きる。

【００２８】Ｇｅ低組成層２ｄの厚み寸法が、膜厚の増
加により転位を発生して格子緩和が生ずる膜厚である臨
界膜厚以下に設定されており、具体的には、２０ｎｍ程
度とされる。このように、Ｇｅ低組成層２ｄが臨界膜厚
より薄く成膜されるため、Ｇｅ低組成層２ｄ成膜中では
膜厚に応じて歪みエネルギーが大きくなるが転位は生成
しないので、Ｇｅ低組成層２ｄによって転位が増加する
ことはない。このため、転位は、Ｇｅ低組成層２ｄの界
面に沿って伸びやすく、第１のＳｉＧｅ層２表面までの
転位の貫通が抑制されるとともに、第１のＳｉＧｅ層２
表面の表面ラフネスの悪化も抑制される。ここでＧｅ低
組成層２ｄが臨界膜厚より厚く成膜された場合には、転
位が第１のＳｉＧｅ層２表面まで貫通する密度を低減す
ることができないため、好ましくない。

【００２９】Ｇｅ低組成層２ｄにおいては、そのＧｅ組
成比が、Ｇｅ低形成層２ｄが接する厚さ方向両側位置の
傾斜組成層２ａのＧｅ組成比に対し、２／５より小さく
設定されていることが好ましく、本実施形態において
は、Ｇｅ組成比は、０に設定されている。すなわち、Ｓ
ｉのみの構成とされる層も、Ｇｅ低組成層２ｄに含まれ
るものである。また、これら傾斜組成層２ａにおいて、
Ｇｅ低組成層２ｄに接する傾斜組成層２ａの界面では、
それぞれＧｅ組成比が等しく設定されており、傾斜組成
層２ａとしては、いわば、Ｇｅ組成比は連続的に変化し
ている。

【００３０】次に、第１のＳｉＧｅ層２上に、Ｇｅ組成
比が０．３で一定組成比の第２のＳｉＧｅ層３を、緩和
層としてエピタキシャル成長する。さらに、第２のＳｉ
Ｇｅ層３上にＳｉをエピタキシャル成長して歪みＳｉ層
４を形成することにより、本実施形態の歪みＳｉ層を備
えた半導体ウェーハＷが作製される。なお、各層の膜厚
は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２の
ＳｉＧｅ層３が０．６〜０．８μｍ、歪みＳｉ層４が１
５〜２２ｎｍである。なお、上記減圧ＣＶＤ法による成
膜は、例えばキャリアガスとしてＨ₂ を用い、ソースガ
スとしてＳｉＨ₄ 及びＧｅＨ₄ を用いている。

【００３１】このように本実施形態の半導体ウェーハＷ
では、Ｓｉ基板１上の第１のＳｉＧｅ層２として、層内
のＧｅ組成比を漸次増加させた傾斜組成層２ａを複数層
積層状態にして形成し、厚み方向これらの傾斜組成層２
ａの間位置に、厚さ方向両側の各傾斜組成層２ａよりも
Ｇｅ組成比が低いＧｅ低組成層２ｄを形成しているの
で、第１のＳｉＧｅ層２内のＧｅ低組成層２ｄ部分でＧ
ｅ組成比が減量しているため、転位はＧｅ低組成層２ｄ
界面付近およびＳｉ基板側に閉じ込められる傾向があ
る。その結果、転位がＧｅ低組成層２ｄに沿った方向に
伸びやすくなって、第１のＳｉＧｅ層２の表面に貫通す
る転位が低減される。これにより、第１のＳｉＧｅ層２
表面側で転位の密度と表面ラフネスを抑制することがで
きる。

【００３２】さらに、本実施形態における半導体ウェー
ハＷでは、Ｓｉ基板１上の第１のＳｉＧｅ層２における
Ｇｅ低組成層２ｄが、傾斜組成層２ａ，２ａにおいて表
面に向けて漸次増加するＧｅ組成比の最高値に対し、１
／３〜２／３の組成比に対応する厚さ方向位置に形成さ
れていることにより、表面に貫通する転位の密度を、Ｇ
ｅ組成比が一定の傾斜で変化しただけのＳｉＧｅ層の場
合に比べて低減することができ、さらに、Ｇｅ低組成層
２ｄが、傾斜組成層２ａ，２ａにおいて表面に向けて漸
次増加するＧｅ組成比の最高値に対し、１／２の組成比
に対応する厚さ方向位置に形成されていることにより、
表面に貫通する転位の密度と表面ラフネスをさらに抑制
することができる。

【００３３】また、本実施形態における半導体ウェーハ
Ｗでは、Ｓｉ基板１上の第１のＳｉＧｅ層２におけるＧ
ｅ低組成層２ｄが、膜厚の増加により転位を発生して格
子緩和が生ずる膜厚である臨界膜厚より薄く成膜される
ため、Ｇｅ低組成層２ｄ成膜中では膜厚に応じて歪みエ
ネルギーが大きくなるが転位は生成しないので、Ｇｅ低
組成層２ｄによって転位が増加することはない。このた
め、転位は、Ｇｅ低組成層の界面に沿って伸びやすく、
第１のＳｉＧｅ層表面までの転位の貫通が抑制されると
共に、第１のＳｉＧｅ層表面の表面ラフネスの悪化も抑
制される。

【００３４】また、本実施形態における半導体ウェーハ
Ｗでは、Ｓｉ基板１上の第１のＳｉＧｅ層２におけるＧ
ｅ低組成層２ｄのＧｅ組成比が、Ｇｅ低形成層２ｄが形
成された厚さ方向位置における傾斜組成層２ａのＧｅ組
成比に対し、２／５より小さく設定されていることによ
り、表面に貫通する転位の密度と表面ラフネスを、Ｇｅ
組成比が一定の傾斜で変化したＳｉＧｅ層の場合に比べ
て低減することができる。さらに、Ｇｅ低組成層２ｄに
おけるＧｅ組成比を０（ゼロ）に設定することで、より
一層表面に貫通する転位の密度と表面ラフネスを低減す
ることが可能となる。

【００３５】次に、本発明の上記半導体ウェーハＷを用
いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その
製造プロセスと合わせて図４に基づいて説明する。

【００３６】図４は、本発明の電界効果型トランジスタ
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
半導体ウェーハＷ表面の歪みＳｉ層４上にＳｉＯ₂ のゲ
ート酸化膜５及びゲートポリシリコン膜６を順次堆積す
る。そして、チャネル領域となる部分上のゲートポリシ
リコン膜６上にゲート電極（図示略）をパターニングし
て形成する。

【００３７】次に、ゲート酸化膜５もパターニングして
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層４及
び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域
Ｓ及びドレイン領域Ｄを自己整合的に形成する。この
後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及
びドレイン電極（図示略）をそれぞれ形成して、歪みＳ
ｉ層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦ
ＥＴが製造される。

【００３８】このように作製されたＭＯＳＦＥＴでは、
上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層
４にチャネル領域が形成されるので、良質な歪みＳｉ層
４により高特性なＭＯＳＦＥＴを高歩留まりで得ること
ができる。

【００３９】次に、本発明に係る第２〜第４実施形態に
ついて、図５〜図７に基づいて説明する。

【００４０】第２実施形態と第１実施形態との異なる点
は、第１実施形態では、Ｇｅ低組成層２ｄを第１のＳｉ
Ｇｅ層におけるＧｅ組成比の最高値０．３に対し、組成
比０．１５に対応する厚さ方向位置に形成しているのに
対し、第２実施形態では、図５に示すように、Ｇｅ低組
成層２ｄを組成比０．０７５に対応する厚さ方向位置に
形成している点である。

【００４１】第３実施形態と第１実施形態との異なる点
は、第２実施形態と同様、図６に示すように、Ｇｅ低組
成層２ｄを組成比０．２２５に対応する厚さ方向位置に
形成している点である。第４実施形態と第１実施形態と
の異なる点は、第２実施形態と同様、図７に示すよう
に、Ｇｅ低組成層２ｄを組成比０．３に対応する厚さ方
向位置、つまり、第１ＳｉＧｅ層２の表面位置に形成し
ている点である。

【００４２】これらの第２〜第４実施形態では、上記第
１実施形態と同様に、Ｓｉ基板１上の第１のＳｉＧｅ層
２として、層内のＧｅ組成比を漸次増加させた傾斜組成
層２ａを形成し、厚み方向これらの傾斜組成層２ａの途
中位置に、厚さ方向両側の各傾斜組成層２ａよりもＧｅ
組成比が低いＧｅ低組成層２ｄを形成しているので、第
１のＳｉＧｅ層２内のＧｅ低組成層２ｄ部分でＧｅ組成
比が減量しているため、転位はＧｅ低組成層２ｄ界面付
近及びＳｉ基板側に閉じ込められる傾向がある。その結
果、転位がＧｅ低組成層２ｄに沿った方向に伸びやすく
なって、第１のＳｉＧｅ層２の表面に貫通する転位が低
減される。これにより、第１のＳｉＧｅ層２表面側で転
位の密度や表面ラフネスを抑制することができる。

【００４３】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。

【００４４】例えば、上記各実施形態では、Ｇｅ低組成
層２ｄのＧｅ組成比が０でない値に設定してもよい。ま
た、傾斜組成層２ａで膜厚に対して一定割合でＧｅ組成
を変化させたが、その割合を一定でなくした構造として
も構わない。また、第１のＳｉＧｅ層内に複数のＧｅ低
組成層２ｄを厚み方向に離間して形成してもよい。ま
た、上記各実施形態の半導体ウェーハの歪みＳｉ層上
に、さらにＳｉＧｅ層を成膜しても構わない。

【００４５】また、上記各実施形態では、ＭＯＳＦＥＴ
用の基板としてＳｉＧｅ層を有する半導体ウェーハを作
製したが、他の用途に適用する基板としても構わない。
例えば、本発明の半導体基板の製造方法及び半導体基板
を太陽電池や光素子用の基板に適用してもよい。すなわ
ち、上述した各実施形態のＳｉ基板上に最表面で６５％
から１００％Ｇｅあるいは、１００％Ｇｅとなるように
第１のＳｉＧｅ層及び第２のＳｉＧｅ層を成膜し、さら
にこの上にＩｎＧａＰ（インジウムガリウムリン）ある
いはＧａＡｓ（ガリウムヒ素）やＡｌＧａＡｓ（アルミ
ニウムガリウムヒ素）を成膜することで、太陽電池や光
素子用基板を作製してもよい。この場合、低転位密度で
高特性の太陽電池用基板が得られる。

【００４６】

【実施例】以下、本発明の実施例について説明する。

【００４７】ここでは、上記の第１〜第４の実施形態で
説明したように、表面に向かってＧｅ組成比（Ｇｅ組成
値）が０〜０．３（３０％）まで増加する第１のＳｉＧ
ｅ層２と、Ｇｅ組成比（Ｇｅ組成値）が０．３（３０
％）で変化しない第２のＳｉＧｅ層と、歪みＳｉ層４と
を成膜した。

【００４８】（実施例１）ここで、第１のＳｉＧｅ層２
において、Ｇｅ低組成層２ｄの厚み方向積層位置を、Ｇ
ｅ組成値でそれぞれ７．５％、１５％、２２．５％、３
０％に変化したものを作製し、これらを実験例とした。
また、比較例として、Ｇｅ低組成層２ｄを設けず、Ｇｅ
組成値が表面側に向かって単調に増加するＳｉＧｅ層を
有するものを作製し、これを比較例とした。また、第１
のＳｉＧｅ層２の膜厚は１．５μｍとして一定にすると
ともに、第２のＳｉＧｅ層３の膜厚は０．７５μｍと
し、Ｇｅ低組成層２ｄの膜厚は２０ｎｍとし、Ｇｅ低組
成層２ｄにおけるＧｅ組成比は０に設定した。

【００４９】これらについて、Ｇｅ組成値の傾斜構造中
で発生する転位が、ウェーハ表面まで貫通した状態の発
生密度（貫通転位密度）およびウェーハ表面粗さを測定
した。ここで、貫通転位密度の結果を図８に、表面ラフ
ネスの結果を図１０に示す。図において、それぞれ、黒
丸で示す点は比較例のデータであり、黒四角で示す点は
それぞれのＧｅ組成比での各実験例のデータである。

【００５０】図８の結果から、Ｇｅ低組成層２ｄの厚み
方向積層位置が、Ｇｅ組成値が１５％まで増えるに従っ
て貫通転位密度が減少しており、積層位置のＧｅ組成値
が１５％付近で最も少なくなり、また積層位置のＧｅ組
成値が１５％より増えるに従ってまた上昇することがわ
かる。図１０の結果から、Ｇｅ低組成層２ｄの厚み方向
積層位置が、Ｇｅ組成値が１５％まで増えるに従って表
面ラフネスが減少しており、積層位置のＧｅ組成値が１
５％付近で最も少なくなり、また積層位置のＧｅ組成値
が１５％より増えるに従ってまた上昇することがわか
る。

【００５１】（実施例２）また、第１のＳｉＧｅ層２に
おいて、Ｇｅ低組成層２ｄの厚み方向積層位置を、Ｇｅ
組成比で１５％とし、Ｇｅ低組成層２ｄにおけるＧｅ組
成値を０％、６％、１２％としたものを作製し、これら
を実験例とした。また、比較例として、Ｇｅ低組成層２
ｄを設けず、Ｇｅ組成値が表面側に向かって単調に増加
するＳｉＧｅ層を有するものを作製し、これを比較例と
した。ここで、第１のＳｉＧｅ層２の膜厚は１．５μｍ
として一定にするとともに、第２のＳｉＧｅ層３の膜厚
は０．７５μｍとし、Ｇｅ低組成層２ｄの膜厚は２０ｎ
ｍとした。

【００５２】これらについて、Ｇｅ組成値の傾斜構造中
で発生する転位が、ウェーハ表面まで貫通した状態の発
生密度（貫通転位密度）およびウェーハ表面ラフネスを
測定した。ここで、貫通転位密度の結果を図９に、表面
ラフネスの結果を図１１に示す。図において、それぞ
れ、黒丸で示す点は比較例のデータであり、黒四角で示
す点はそれぞれのＧｅ組成値での各実験例のデータであ
る。

【００５３】図９の結果から、Ｇｅ低組成層２ｄにおけ
るＧｅ組成値が低い方が貫通転位密度が減少することが
わかる。図９の結果から、Ｇｅ低組成層２ｄにおけるＧ
ｅ組成値が低い方が表面ラフネスが減少することがわか
る。

【００５４】

【発明の効果】本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれ
ば、Ｓｉ基板上のＳｉＧｅ層が、Ｇｅ組成比が表面に向
けて漸次増加する傾斜組成層を有し、該傾斜組成層の厚
さ方向途中位置に、該途中位置における傾斜組成層のＧ
ｅ組成比よりもＧｅ組成比が低いかまたはゼロのＧｅ低
組成層を有するように形成されているので、転位はＧｅ
低組成層界面付近及びＳｉ基板側に閉じ込められる傾向
がある。その結果、表面に貫通する転位が低減される。
しかも、良好な表面ラフネスも得ることができる。

【００５５】また、本発明の電界効果型トランジスタ及
び電界効果型トランジスタの製造方法によれば、上記本
発明の半導体基板又は上記本発明の半導体基板の製造方
法により作製された半導体基板の前記歪みＳｉ層に前記
チャネル領域が形成されるので、良質な歪みＳｉ層によ
り高特性なＭＯＳＦＥＴを高歩留まりで得ることができ
る。

【図面の簡単な説明】

【図１】 本発明に係る第１実施形態における半導体
基板を示す断面図である。

【図２】 本発明に係る第１実施形態における第１の
ＳｉＧｅ層を示す断面図である。

【図３】 本発明に係る第１実施形態における第１の
ＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組
成比を示すグラフである。

【図４】 本発明に係る第１実施形態におけるＭＯＳ
ＦＥＴを示す概略的な断面図である。

【図５】 本発明に係る第２実施形態における第１の
ＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組
成比を示すグラフである。

【図６】 本発明に係る第３実施形態における第１の
ＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組
成比を示すグラフである。

【図７】 本発明に係る第４実施形態における第１の
ＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組
成比を示すグラフである。

【図８】 本発明に係る実施例におけるＧｅ低組成層
２ｄの積層位置に対する貫通転位密度を示すグラフであ
る。

【図９】 本発明に係る実施例におけるＧｅ低組成層
２ｄのＧｅ組成値に対する貫通転位密度を示すグラフで
ある。

【図１０】 本発明に係る実施例におけるＧｅ低組成
層２ｄの積層位置に対する表面粗さを示すグラフであ
る。

【図１１】 本発明に係る実施例におけるＧｅ低組成
層２ｄのＧｅ組成値に対する表面粗さを示すグラフであ
る。

【符号の説明】

１ Ｓｉ基板 ２ 第１のＳｉＧｅ層 ２ａ 傾斜組成層 ２ｄ Ｇｅ低組成層 ３ 第２のＳｉＧｅ層 ４ 歪みＳｉ層 ５ ＳｉＯ2ゲート酸化膜 ６ ゲートポリシリコン膜 Ｓ ソース領域 Ｄ ドレイン領域 Ｗ 半導体ウェーハ（半導体基板）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 塩野 一郎 埼玉県さいたま市北袋町１丁目297番地 三菱マテリアル株式会社総合研究所内 Ｆターム(参考） 5F140 AA01 AC28 BA05 BA16 BA20 BC12 BE09 BF01 BF04 BG27

Claims (15)

【特許請求の範囲】
1. 【請求項１】 Ｓｉ基板と、 該Ｓｉ基板上のＳｉＧｅ層とを備え、 該ＳｉＧｅ層は、Ｇｅ組成比が表面に向けて漸次増加す
   る傾斜組成層を有し、該傾斜組成層の厚さ方向途中位置
   に、該途中位置における傾斜組成層のＧｅ組成比よりも
   Ｇｅ組成比が低いかまたはゼロのＧｅ低組成層を有する
   ことを特徴とする半導体基板。
2. 【請求項２】 請求項１に記載の半導体基板におい
   て、前記Ｇｅ低組成層は、前記傾斜組成層におけるＧｅ
   組成比の最高値に対し、１／３〜２／３の組成比に対応
   する厚さ方向位置に形成されていることを特徴とする半
   導体基板。
3. 【請求項３】 請求項２に記載の半導体基板におい
   て、前記Ｇｅ低組成層は、前記傾斜組成層におけるＧｅ
   組成比の最高値に対し、１／２の組成比に対応する厚さ
   方向位置に形成されていることを特徴とする半導体基
   板。
4. 【請求項４】 請求項１から３のいずれかに記載の半
   導体基板において、前記Ｇｅ低組成層の厚み寸法が、臨
   界膜厚以下に設定されていることを特徴とする半導体基
   板。
5. 【請求項５】 請求項１から４のいずれかに記載の半
   導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層
   を介して配された歪みＳｉ層を備えていることを特徴と
   する半導体基板。
6. 【請求項６】 ＳｉＧｅ層上の歪みＳｉ層にチャネル
   領域を有する電界効果型トランジスタであって、 請求項５記載の半導体基板の前記歪みＳｉ層に前記チャ
   ネル領域を有することを特徴とする電界効果型トランジ
   スタ。
7. 【請求項７】 Ｓｉ基板上にＳｉＧｅ層をエピタキシ
   ャル成長させた半導体基板の製造方法であって、 前記Ｓｉ基板上に、ＳｉＧｅ層をエピタキシャル成長す
   るＳｉＧｅ層形成工程を備え、 該ＳｉＧｅ層形成工程は、Ｇｅ組成比を表面に向けて漸
   次増加させるＳｉＧｅの傾斜組成層を積層するととも
   に、傾斜組成層の厚さ方向途中位置に、該途中位置にお
   ける傾斜組成層のＧｅ組成比よりもＧｅ組成比が低いか
   またはゼロのＧｅ低組成層を形成することを特徴とする
   半導体基板の製造方法。
8. 【請求項８】 請求項７に記載の半導体基板の製造方
   法において、前記Ｇｅ低組成層を、前記傾斜組成層にお
   けるＧｅ組成比の最高値に対し、１／３〜２／３の組成
   比に対応する厚さ方向位置に形成することを特徴とする
   半導体基板の製造方法。
9. 【請求項９】 請求項８に記載の半導体基板の製造方
   法において、前記Ｇｅ低組成層を、前記傾斜組成層にお
   けるＧｅ組成比の最高値に対し、１／２の組成比に対応
   する厚さ方向位置に形成することを特徴とする半導体基
   板の製造方法。
10. 【請求項１０】 請求項７から９のいずれかに記載の
    半導体基板の製造方法において、前記Ｇｅ低組成層の厚
    み寸法を臨界膜厚以下に設定することを特徴とする半導
    体基板の製造方法。
11. 【請求項１１】 Ｓｉ基板上にＳｉＧｅ層を介して歪
    みＳｉ層が形成された半導体基板の製造方法であって、 請求項７から１０のいずれかに記載の半導体基板の製造
    方法により作製された半導体基板の前記ＳｉＧｅ層上に
    直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピ
    タキシャル成長することを特徴とする半導体基板の製造
    方法。
12. 【請求項１２】 ＳｉＧｅ層上にエピタキシャル成長
    された歪みＳｉ層にチャネル領域が形成される電界効果
    型トランジスタの製造方法であって、 請求項１１に記載の半導体基板の製造方法により作製さ
    れた半導体基板の前記歪みＳｉ層に前記チャネル領域を
    形成することを特徴とする電界効果型トランジスタの製
    造方法。
13. 【請求項１３】 Ｓｉ基板上にＳｉＧｅ層が形成され
    た半導体基板であって、 請求項７から１０のいずれか
    に記載の半導体基板の製造方法により作製されたことを
    特徴とする半導体基板。
14. 【請求項１４】 Ｓｉ基板上にＳｉＧｅ層を介して歪
    みＳｉ層が形成された半導体基板であって、 請求項１１に記載の半導体基板の製造方法により作製さ
    れたことを特徴とする半導体基板。
15. 【請求項１５】 ＳｉＧｅ層上にエピタキシャル成長
    された歪みＳｉ層にチャネル領域が形成される電界効果
    型トランジスタであって、 請求項１２に記載の電界効果型トランジスタの製造方法
    により作製されたことを特徴とする電界効果型トランジ
    スタ。