JP2002356399A - 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 - Google Patents
半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】 半導体基板と電界効果型トランジスタ並びに
ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形
成方法と電界効果型トランジスタの製造方法において、
ＳｉＧｅ層の貫通転位密度を低減すること。 【解決手段】 Ｓｉ基板１上にＳｉＧｅ層２、３を備え
た半導体基板であって、前記Ｓｉ基板が、結晶表面が面
方位（００１）面から結晶方位＜１００＞方向に対して
傾斜したオフカット面である基板とする。
ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形
成方法と電界効果型トランジスタの製造方法において、
ＳｉＧｅ層の貫通転位密度を低減すること。 【解決手段】 Ｓｉ基板１上にＳｉＧｅ層２、３を備え
た半導体基板であって、前記Ｓｉ基板が、結晶表面が面
方位（００１）面から結晶方位＜１００＞方向に対して
傾斜したオフカット面である基板とする。
Description
【０００１】
【発明の属する技術分野】本発明は、高速ＭＯＳＦＥＴ
等に用いられる半導体基板と電界効果型トランジスタ並
びに歪みＳｉ層等を形成するために好適なＳｉＧｅ層の
形成方法及びこれを用いた歪みＳｉ層の形成方法と電界
効果型トランジスタの製造方法に関する。
等に用いられる半導体基板と電界効果型トランジスタ並
びに歪みＳｉ層等を形成するために好適なＳｉＧｅ層の
形成方法及びこれを用いた歪みＳｉ層の形成方法と電界
効果型トランジスタの製造方法に関する。
【０００２】
【従来の技術】近年、Ｓｉ（シリコン）基板上にＳｉＧ
ｅ（シリコン・ゲルマニウム）層を介してエピタキシャ
ル成長した歪みＳｉ層をチャネル領域に用いた高速のＭ
ＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されてい
る。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数
の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、
そのためＳｉのバンド構造が変化して縮退が解けてキャ
リア移動度が高まる。したがって、この歪みＳｉ層をチ
ャネル領域として用いることにより通常の１．５〜８倍
程度の高速化が可能になるものである。また、プロセス
としてＣＺ法による通常のＳｉ基板を基板として使用で
き、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にす
るものである。
ｅ（シリコン・ゲルマニウム）層を介してエピタキシャ
ル成長した歪みＳｉ層をチャネル領域に用いた高速のＭ
ＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されてい
る。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数
の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、
そのためＳｉのバンド構造が変化して縮退が解けてキャ
リア移動度が高まる。したがって、この歪みＳｉ層をチ
ャネル領域として用いることにより通常の１．５〜８倍
程度の高速化が可能になるものである。また、プロセス
としてＣＺ法による通常のＳｉ基板を基板として使用で
き、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にす
るものである。
【０００３】しかしながら、ＦＥＴのチャネル領域とし
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
【０００４】例えば、ＳｉＧｅのＧｅ組成比を一定の緩
い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
ウェーハを用いてＧｅ組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている（U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等）。
い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
ウェーハを用いてＧｅ組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている（U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等）。
【０００５】上記のうちＳｉのオフカットウェーハを用
いた技術では、結晶面（００１）が結晶方向＜１１０＞
に対して傾斜したオフカットを施した基板を用いている
(PCTWO98/00857、S.B.Samavedam and E.A.Fitzgerald,
J.Appl.Phys. Vol.81,3108(1997))。この技術では、Ｓ
ｉＧｅ膜のエピタキシャル成長中に発生する複数の転位
が傾斜方向にのびる際に結晶の段部で並行ではなく斜め
に傾きをもってのびる特性を利用し、転位同士を交差さ
せることにより、転位同士の相互作用で複数の転位を束
ねることができる。このため、傾斜方向の転位が集まっ
て束になり、結果的に表面での貫通転位密度が低減され
る。
いた技術では、結晶面（００１）が結晶方向＜１１０＞
に対して傾斜したオフカットを施した基板を用いている
(PCTWO98/00857、S.B.Samavedam and E.A.Fitzgerald,
J.Appl.Phys. Vol.81,3108(1997))。この技術では、Ｓ
ｉＧｅ膜のエピタキシャル成長中に発生する複数の転位
が傾斜方向にのびる際に結晶の段部で並行ではなく斜め
に傾きをもってのびる特性を利用し、転位同士を交差さ
せることにより、転位同士の相互作用で複数の転位を束
ねることができる。このため、傾斜方向の転位が集まっ
て束になり、結果的に表面での貫通転位密度が低減され
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術では、ウェーハ表面の貫通転位密
度がまだ高く、トランジスタの動作不良を防ぐために貫
通転位の低減がさらに要望されている。特にＳｉのオフ
カット基板を用いた上記従来技術では、傾斜方向（すな
わち、結晶の段差方向）では転位が集束されて低減され
るが、傾斜していない方向では転位が並行に走り低減さ
れないため、全体として貫通転位密度の低減効果が低
く、クロスハッチと呼ばれる表面の凹凸の密度も低減し
難かった。
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術では、ウェーハ表面の貫通転位密
度がまだ高く、トランジスタの動作不良を防ぐために貫
通転位の低減がさらに要望されている。特にＳｉのオフ
カット基板を用いた上記従来技術では、傾斜方向（すな
わち、結晶の段差方向）では転位が集束されて低減され
るが、傾斜していない方向では転位が並行に走り低減さ
れないため、全体として貫通転位密度の低減効果が低
く、クロスハッチと呼ばれる表面の凹凸の密度も低減し
難かった。
【０００７】本発明は、前述の課題に鑑みてなされたも
ので、ＳｉＧｅ層の貫通転位密度をより低減することが
できる半導体基板と電界効果型トランジスタ並びにＳｉ
Ｇｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方
法と電界効果型トランジスタの製造方法を提供すること
を目的とする。
ので、ＳｉＧｅ層の貫通転位密度をより低減することが
できる半導体基板と電界効果型トランジスタ並びにＳｉ
Ｇｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方
法と電界効果型トランジスタの製造方法を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上のＳｉＧｅ
層とを備え、前記Ｓｉ基板は、結晶表面が面方位（００
１）面から結晶方位＜１００＞方向に対して傾斜したオ
フカット面である基板であることを特徴とする。また、
本発明のＳｉＧｅ層の形成方法は、Ｓｉ基板上にＳｉＧ
ｅ層をエピタキシャル成長する方法であって、前記Ｓｉ
基板を、結晶表面が面方位（００１）面から結晶方位＜
１００＞方向に対して傾斜したオフカット面である基板
とすることを特徴とする。また、本発明の半導体基板
は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板で
あって、上記本発明のＳｉＧｅ層の形成方法により前記
ＳｉＧｅ層が形成されていることを特徴とする。
決するために以下の構成を採用した。すなわち、本発明
の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上のＳｉＧｅ
層とを備え、前記Ｓｉ基板は、結晶表面が面方位（００
１）面から結晶方位＜１００＞方向に対して傾斜したオ
フカット面である基板であることを特徴とする。また、
本発明のＳｉＧｅ層の形成方法は、Ｓｉ基板上にＳｉＧ
ｅ層をエピタキシャル成長する方法であって、前記Ｓｉ
基板を、結晶表面が面方位（００１）面から結晶方位＜
１００＞方向に対して傾斜したオフカット面である基板
とすることを特徴とする。また、本発明の半導体基板
は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板で
あって、上記本発明のＳｉＧｅ層の形成方法により前記
ＳｉＧｅ層が形成されていることを特徴とする。
【０００９】これらの半導体基板及びＳｉＧｅ層の形成
方法では、Ｓｉ基板が、結晶表面が面方位（００１）面
から結晶方位＜１００＞方向（すなわち、＜１１０＞方
向に対して斜め４５°の方向）に対して傾斜したオフカ
ット面である基板とされるので、ＳｉＧｅ層成膜中に発
生する転位が＜１１０＞方向にのびる際に、オフカット
の影響により直交する２つの＜１１０＞方向の両方に対
して傾きをもち、いずれの方向に走る転位も互いに交差
して集束される。すなわち、傾斜方向及び傾斜していな
い方向のいずれも上記オフカットにより結晶の段部が存
在するため、どちらの方向でも転位同士が並行でなくな
り、交差して転位の束となる。このため、全体的に転位
密度が減少して貫通転位密度をより低減できると共に、
クロスハッチもより減少させることができる。
方法では、Ｓｉ基板が、結晶表面が面方位（００１）面
から結晶方位＜１００＞方向（すなわち、＜１１０＞方
向に対して斜め４５°の方向）に対して傾斜したオフカ
ット面である基板とされるので、ＳｉＧｅ層成膜中に発
生する転位が＜１１０＞方向にのびる際に、オフカット
の影響により直交する２つの＜１１０＞方向の両方に対
して傾きをもち、いずれの方向に走る転位も互いに交差
して集束される。すなわち、傾斜方向及び傾斜していな
い方向のいずれも上記オフカットにより結晶の段部が存
在するため、どちらの方向でも転位同士が並行でなくな
り、交差して転位の束となる。このため、全体的に転位
密度が減少して貫通転位密度をより低減できると共に、
クロスハッチもより減少させることができる。
【００１０】本発明の半導体基板は、前記オフカット面
の傾斜角度が１０°以下であることが好ましい。また、
本発明のＳｉＧｅ層の形成方法は、前記オフカット面の
傾斜角度を１０°以下にすることが好ましい。
の傾斜角度が１０°以下であることが好ましい。また、
本発明のＳｉＧｅ層の形成方法は、前記オフカット面の
傾斜角度を１０°以下にすることが好ましい。
【００１１】これらの半導体基板及びＳｉＧｅ層の形成
方法では、オフカット面の傾斜角度を１０°以下とする
ことにより、オフカット角度が大きすぎて結晶特性が大
きく変わってしまうことを防ぐことができる。なお、オ
フカット角度が６°から８°までの範囲内であることが
より好ましい。すなわち、オフカット角度が６°以上で
あれば、転位の交差を効果的に発生させることができ、
またオフカット角度が８°以下であれば、ジャスト基板
（結晶面方位（００１）面に対して平行な基板）と同様
の結晶特性を維持することができるためである。
方法では、オフカット面の傾斜角度を１０°以下とする
ことにより、オフカット角度が大きすぎて結晶特性が大
きく変わってしまうことを防ぐことができる。なお、オ
フカット角度が６°から８°までの範囲内であることが
より好ましい。すなわち、オフカット角度が６°以上で
あれば、転位の交差を効果的に発生させることができ、
またオフカット角度が８°以下であれば、ジャスト基板
（結晶面方位（００１）面に対して平行な基板）と同様
の結晶特性を維持することができるためである。
【００１２】本発明の半導体基板は、前記ＳｉＧｅ層が
少なくとも一部にＧｅ組成比を表面に向けて漸次増加す
る傾斜組成領域を有することが好ましい。また、本発明
のＳｉＧｅ層の形成方法は、前記ＳｉＧｅ層のうち少な
くとも一部にＧｅ組成比を表面に向けて漸次増加させた
傾斜組成領域を形成することが好ましい。
少なくとも一部にＧｅ組成比を表面に向けて漸次増加す
る傾斜組成領域を有することが好ましい。また、本発明
のＳｉＧｅ層の形成方法は、前記ＳｉＧｅ層のうち少な
くとも一部にＧｅ組成比を表面に向けて漸次増加させた
傾斜組成領域を形成することが好ましい。
【００１３】これらの半導体基板及びＳｉＧｅ層の形成
方法では、ＳｉＧｅ層のうち少なくとも一部がＧｅ組成
比を表面に向けて漸次増加させた傾斜組成領域とされる
ので、傾斜組成領域においてＧｅ組成比が漸次増えるた
めに、ＳｉＧｅ層中の特に表面側で転位の密度を抑制す
ることができ、オフカットしたＳｉ基板による転位集束
効果との相乗効果でさらに貫通転位密度を低減すること
ができる。
方法では、ＳｉＧｅ層のうち少なくとも一部がＧｅ組成
比を表面に向けて漸次増加させた傾斜組成領域とされる
ので、傾斜組成領域においてＧｅ組成比が漸次増えるた
めに、ＳｉＧｅ層中の特に表面側で転位の密度を抑制す
ることができ、オフカットしたＳｉ基板による転位集束
効果との相乗効果でさらに貫通転位密度を低減すること
ができる。
【００１４】本発明の半導体基板は、上記本発明の半導
体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を
介して配された歪みＳｉ層を備えていることを特徴とす
る。また、本発明の歪みＳｉ層の形成方法は、Ｓｉ基板
上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であ
って、前記Ｓｉ基板上のＳｉＧｅ層を、上記本発明のＳ
ｉＧｅ層の形成方法により成膜することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層
を介して歪みＳｉ層が形成された半導体基板であって、
上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ
層が形成されていることを特徴とする。
体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を
介して配された歪みＳｉ層を備えていることを特徴とす
る。また、本発明の歪みＳｉ層の形成方法は、Ｓｉ基板
上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であ
って、前記Ｓｉ基板上のＳｉＧｅ層を、上記本発明のＳ
ｉＧｅ層の形成方法により成膜することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層
を介して歪みＳｉ層が形成された半導体基板であって、
上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ
層が形成されていることを特徴とする。
【００１５】上記半導体基板では、上記本発明の半導体
基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介
して配された歪みＳｉ層を備え、また上記歪みＳｉ層の
形成方法では、Ｓｉ基板上のＳｉＧｅ層を、上記本発明
のＳｉＧｅ層の形成方法により成膜し、また上記半導体
基板では、上記本発明の歪みＳｉ層の形成方法により歪
みＳｉ層が形成されているので、例えば歪みＳｉ層をチ
ャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の
歪みＳｉ層又は半導体基板として好適である。
基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介
して配された歪みＳｉ層を備え、また上記歪みＳｉ層の
形成方法では、Ｓｉ基板上のＳｉＧｅ層を、上記本発明
のＳｉＧｅ層の形成方法により成膜し、また上記半導体
基板では、上記本発明の歪みＳｉ層の形成方法により歪
みＳｉ層が形成されているので、例えば歪みＳｉ層をチ
ャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の
歪みＳｉ層又は半導体基板として好適である。
【００１６】本発明の電界効果型トランジスタは、Ｓｉ
Ｇｅ層上の歪みＳｉ層にチャネル領域を有する電界効果
型トランジスタであって、上記本発明の半導体基板の前
記歪みＳｉ層に前記チャネル領域を有することを特徴と
する。また、本発明の電界効果型トランジスタの製造方
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉ層の形成
方法により前記歪みＳｉ層を形成することを特徴とす
る。また、本発明の電界効果型トランジスタは、ＳｉＧ
ｅ層上にエピタキシャル成長された歪みＳｉ層にチャネ
ル領域が形成される電界効果型トランジスタであって、
上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ
層が形成されていることを特徴とする。
Ｇｅ層上の歪みＳｉ層にチャネル領域を有する電界効果
型トランジスタであって、上記本発明の半導体基板の前
記歪みＳｉ層に前記チャネル領域を有することを特徴と
する。また、本発明の電界効果型トランジスタの製造方
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉ層の形成
方法により前記歪みＳｉ層を形成することを特徴とす
る。また、本発明の電界効果型トランジスタは、ＳｉＧ
ｅ層上にエピタキシャル成長された歪みＳｉ層にチャネ
ル領域が形成される電界効果型トランジスタであって、
上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ
層が形成されていることを特徴とする。
【００１７】上記電界効果型トランジスタでは、上記本
発明の半導体基板の前記歪みＳｉ層に前記チャネル領域
を有し、また上記電界効果型トランジスタの製造方法で
は、上記本発明の歪みＳｉ層の形成方法により前記歪み
Ｓｉ層を形成し、また上記電界効果型トランジスタで
は、上記本発明の歪みＳｉ層の形成方法により前記歪み
Ｓｉ層が形成されるので、良質な歪みＳｉ層により高特
性な電界効果型トランジスタを高歩留まりで得ることが
できる。
発明の半導体基板の前記歪みＳｉ層に前記チャネル領域
を有し、また上記電界効果型トランジスタの製造方法で
は、上記本発明の歪みＳｉ層の形成方法により前記歪み
Ｓｉ層を形成し、また上記電界効果型トランジスタで
は、上記本発明の歪みＳｉ層の形成方法により前記歪み
Ｓｉ層が形成されるので、良質な歪みＳｉ層により高特
性な電界効果型トランジスタを高歩留まりで得ることが
できる。
【００１８】
【発明の実施の形態】以下、本発明に係る一実施形態
を、図１及び図２を参照しながら説明する。
を、図１及び図２を参照しながら説明する。
【００１９】図１は、本発明の半導体ウェーハ（半導体
ウェーハ）Ｗ０及び歪みＳｉ層を備えた半導体ウェーハ
（半導体ウェーハ）Ｗの断面構造を示すものであり、こ
の半導体ウェーハＷ０及び歪みＳｉ層を備えた半導体ウ
ェーハＷの構造をその製造プロセスと合わせて説明する
と、まず、図１及び図２に示すように、Ｓｉ基板１上
に、Ｇｅ組成比ｘが０から０．３まで成膜方向に（表面
に向けて）傾斜をもって漸次増加する傾斜組成層である
第１のＳｉＧｅ層２を減圧ＣＶＤ法によりエピタキシャ
ル成長する。なお、上記減圧ＣＶＤ法による成膜は、キ
ャリアガスとしてＨ2を用い、ソースガスとしてＳｉＨ4
及びＧｅＨ4を用いている。
ウェーハ）Ｗ０及び歪みＳｉ層を備えた半導体ウェーハ
（半導体ウェーハ）Ｗの断面構造を示すものであり、こ
の半導体ウェーハＷ０及び歪みＳｉ層を備えた半導体ウ
ェーハＷの構造をその製造プロセスと合わせて説明する
と、まず、図１及び図２に示すように、Ｓｉ基板１上
に、Ｇｅ組成比ｘが０から０．３まで成膜方向に（表面
に向けて）傾斜をもって漸次増加する傾斜組成層である
第１のＳｉＧｅ層２を減圧ＣＶＤ法によりエピタキシャ
ル成長する。なお、上記減圧ＣＶＤ法による成膜は、キ
ャリアガスとしてＨ2を用い、ソースガスとしてＳｉＨ4
及びＧｅＨ4を用いている。
【００２０】次に、第１のＳｉＧｅ層２上に該第１のＳ
ｉＧｅ層２の最終的なＧｅ組成比（０．３）で一定組成
層かつ緩和層である第２のＳｉＧｅ層３をエピタキシャ
ル成長し、半導体ウェーハＷ０を製作する。これらの第
１のＳｉＧｅ層２及び第２のＳｉＧｅ層３は、歪みＳｉ
層を成膜するためのＳｉＧｅ層として機能する。
ｉＧｅ層２の最終的なＧｅ組成比（０．３）で一定組成
層かつ緩和層である第２のＳｉＧｅ層３をエピタキシャ
ル成長し、半導体ウェーハＷ０を製作する。これらの第
１のＳｉＧｅ層２及び第２のＳｉＧｅ層３は、歪みＳｉ
層を成膜するためのＳｉＧｅ層として機能する。
【００２１】このように傾斜組成層の第１のＳｉＧｅ層
２を成膜した後に一定組成層の第２のＳｉＧｅ層３を成
膜するので、第２のＳｉＧｅ層３中の転位の発生や成長
を抑制することができ、最終的な第２のＳｉＧｅ層３表
面の転位密度を低減することができる。さらに、この半
導体ウェーハＷ０の第２のＳｉＧｅ層３上にＳｉをエピ
タキシャル成長して歪みＳｉ層４を形成し、歪みＳｉ層
を備えた半導体ウェーハＷを作製する。なお、各層の膜
厚は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２
のＳｉＧｅ層３が０．７５μｍ、歪みＳｉ層４が１５〜
２２ｎｍである。
２を成膜した後に一定組成層の第２のＳｉＧｅ層３を成
膜するので、第２のＳｉＧｅ層３中の転位の発生や成長
を抑制することができ、最終的な第２のＳｉＧｅ層３表
面の転位密度を低減することができる。さらに、この半
導体ウェーハＷ０の第２のＳｉＧｅ層３上にＳｉをエピ
タキシャル成長して歪みＳｉ層４を形成し、歪みＳｉ層
を備えた半導体ウェーハＷを作製する。なお、各層の膜
厚は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２
のＳｉＧｅ層３が０．７５μｍ、歪みＳｉ層４が１５〜
２２ｎｍである。
【００２２】上記Ｓｉ基板１としては、結晶表面が面方
位（００１）面から結晶方位＜１００＞方向、すなわち
＜１１０＞方向に対して斜め４５°の方向である＜１０
０＞方向に対して傾斜したオフカット面である基板が用
いられる。また、オフカット面の傾斜角度は、１０°以
下とし、望ましくは、６°から８°の間に設定する。
位（００１）面から結晶方位＜１００＞方向、すなわち
＜１１０＞方向に対して斜め４５°の方向である＜１０
０＞方向に対して傾斜したオフカット面である基板が用
いられる。また、オフカット面の傾斜角度は、１０°以
下とし、望ましくは、６°から８°の間に設定する。
【００２３】なお、面方位（００１）は、（１００）及
び（０１０）と等価である。また、結晶方位＜１００＞
は、［１００］、［−１００］、［０１０］、［０−１
０］、［００１］及び［００−１］の６結晶方位の総称
であり、＜０１０＞及び＜００１＞と等価である。ま
た、結晶方位＜１１０＞は、［１１０］、［１０１］、
［０１１］、［−１１０］、［−１０１］、［０−１
１］、［１−１０］、［１０−１］、［０１−１］、
［−１−１０］、［−１０−１］及び［０−１−１］の
総称であり、＜０１１＞及び＜１０１＞と等価である。
そこで、本発明における（００１）及び＜１００＞、＜
１１０＞はこれらの総称とする。なお、これらの結晶方
位は、イチバー，ゼロ，ゼロを便宜上［−１００］のよ
うに記載している。
び（０１０）と等価である。また、結晶方位＜１００＞
は、［１００］、［−１００］、［０１０］、［０−１
０］、［００１］及び［００−１］の６結晶方位の総称
であり、＜０１０＞及び＜００１＞と等価である。ま
た、結晶方位＜１１０＞は、［１１０］、［１０１］、
［０１１］、［−１１０］、［−１０１］、［０−１
１］、［１−１０］、［１０−１］、［０１−１］、
［−１−１０］、［−１０−１］及び［０−１−１］の
総称であり、＜０１１＞及び＜１０１＞と等価である。
そこで、本発明における（００１）及び＜１００＞、＜
１１０＞はこれらの総称とする。なお、これらの結晶方
位は、イチバー，ゼロ，ゼロを便宜上［−１００］のよ
うに記載している。
【００２４】本実施形態では、Ｓｉ基板１が、結晶表面
が面方位（００１）面から結晶方位＜１００＞方向に対
して傾斜したオフカット面である基板とされるので、Ｓ
ｉＧｅ層成膜中に発生する転位が＜１１０＞方向に走る
際に、オフカットの影響により直交する２つの＜１１０
＞方向の両方に対して傾きをもち、いずれの方向にのび
る転位も転位同士が並行でなくなり、交差して転位の束
となる。このため、全体的に転位密度が減少して貫通転
位密度をより低減できると共に、クロスハッチもより減
少させることができる。
が面方位（００１）面から結晶方位＜１００＞方向に対
して傾斜したオフカット面である基板とされるので、Ｓ
ｉＧｅ層成膜中に発生する転位が＜１１０＞方向に走る
際に、オフカットの影響により直交する２つの＜１１０
＞方向の両方に対して傾きをもち、いずれの方向にのび
る転位も転位同士が並行でなくなり、交差して転位の束
となる。このため、全体的に転位密度が減少して貫通転
位密度をより低減できると共に、クロスハッチもより減
少させることができる。
【００２５】また、オフカット面の傾斜角度を１０°以
下とすることにより、オフカット角度が大きすぎて結晶
特性が大きく変わってしまうことを防ぐことができ、さ
らに、オフカット角度が６°から８°までの範囲内であ
ることにより、転位の交差を効果的に発生させることが
できると共に、ジャスト基板と同様の結晶特性を維持す
ることができる。
下とすることにより、オフカット角度が大きすぎて結晶
特性が大きく変わってしまうことを防ぐことができ、さ
らに、オフカット角度が６°から８°までの範囲内であ
ることにより、転位の交差を効果的に発生させることが
できると共に、ジャスト基板と同様の結晶特性を維持す
ることができる。
【００２６】さらに、傾斜組成領域である第１のＳｉＧ
ｅ層２においてＧｅ組成比が漸次増えるために、第２の
ＳｉＧｅ層３中の転位の密度を抑制することができ、オ
フカット基板のＳｉ基板１による転位集束効果との相乗
効果でさらに貫通転位密度を低減することができる。
ｅ層２においてＧｅ組成比が漸次増えるために、第２の
ＳｉＧｅ層３中の転位の密度を抑制することができ、オ
フカット基板のＳｉ基板１による転位集束効果との相乗
効果でさらに貫通転位密度を低減することができる。
【００２７】次に、本発明の上記歪みＳｉ層を備えた半
導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯ
ＳＦＥＴ）を、その製造プロセスと合わせて図３を参照
して説明する。
導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯ
ＳＦＥＴ）を、その製造プロセスと合わせて図３を参照
して説明する。
【００２８】図３は、本発明の電界効果型トランジスタ
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
歪みＳｉ層を備えた半導体ウェーハＷ表面の歪みＳｉ層
４上にＳｉＯ2のゲート酸化膜５及びゲートポリシリコ
ン膜６を順次堆積する。そして、チャネル領域となる部
分上のゲートポリシリコン膜６上にゲート電極（図示
略）をパターニングして形成する。
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
歪みＳｉ層を備えた半導体ウェーハＷ表面の歪みＳｉ層
４上にＳｉＯ2のゲート酸化膜５及びゲートポリシリコ
ン膜６を順次堆積する。そして、チャネル領域となる部
分上のゲートポリシリコン膜６上にゲート電極（図示
略）をパターニングして形成する。
【００２９】次に、ゲート酸化膜５もパターニングして
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層４及
び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域
Ｓ及びドレイン領域Ｄを自己整合的に形成する。この
後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及
びドレイン電極（図示略）をそれぞれ形成して、歪みＳ
ｉ層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦ
ＥＴが製造される。
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層４及
び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域
Ｓ及びドレイン領域Ｄを自己整合的に形成する。この
後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及
びドレイン電極（図示略）をそれぞれ形成して、歪みＳ
ｉ層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦ
ＥＴが製造される。
【００３０】このように作製されたＭＯＳＦＥＴでは、
上記製法で作製された歪みＳｉ層を備えた半導体ウェー
ハＷ上の歪みＳｉ層４にチャネル領域が形成されるの
で、良質な歪みＳｉ層４により動作特性に優れたＭＯＳ
ＦＥＴを高歩留まりで得ることができる。
上記製法で作製された歪みＳｉ層を備えた半導体ウェー
ハＷ上の歪みＳｉ層４にチャネル領域が形成されるの
で、良質な歪みＳｉ層４により動作特性に優れたＭＯＳ
ＦＥＴを高歩留まりで得ることができる。
【００３１】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば、上記実施形態の歪みＳｉ層を備えた半導体ウェー
ハＷの歪みＳｉ層上に、さらにＳｉＧｅ層を備えた半導
体ウェーハも本発明に含まれる。また、第２のＳｉＧｅ
層上に直接歪みＳｉ層を成膜したが、第２のＳｉＧｅ層
上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介
して歪みＳｉ層をエピタキシャル成長しても構わない。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば、上記実施形態の歪みＳｉ層を備えた半導体ウェー
ハＷの歪みＳｉ層上に、さらにＳｉＧｅ層を備えた半導
体ウェーハも本発明に含まれる。また、第２のＳｉＧｅ
層上に直接歪みＳｉ層を成膜したが、第２のＳｉＧｅ層
上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介
して歪みＳｉ層をエピタキシャル成長しても構わない。
【００３２】また、上記実施形態では、ＭＯＳＦＥＴ用
の基板としてＳｉＧｅ層を有する半導体ウェーハを作製
したが、他の用途に適用する基板としても構わない。例
えば、本発明のＳｉＧｅ層の形成方法及び半導体基板を
太陽電池用の基板に適用してもよい。すなわち、上述し
た実施形態のＳｉ基板上に最表面で１００％Ｇｅとなる
ようにＧｅ組成比を漸次増加させた傾斜組成層のＳｉＧ
ｅ層を成膜し、さらにこの上にＧａＡｓ（ガリウムヒ
素）を成膜することで、太陽電池用基板を作製してもよ
い。この場合、低転位密度で高特性の太陽電池用基板が
得られる。
の基板としてＳｉＧｅ層を有する半導体ウェーハを作製
したが、他の用途に適用する基板としても構わない。例
えば、本発明のＳｉＧｅ層の形成方法及び半導体基板を
太陽電池用の基板に適用してもよい。すなわち、上述し
た実施形態のＳｉ基板上に最表面で１００％Ｇｅとなる
ようにＧｅ組成比を漸次増加させた傾斜組成層のＳｉＧ
ｅ層を成膜し、さらにこの上にＧａＡｓ（ガリウムヒ
素）を成膜することで、太陽電池用基板を作製してもよ
い。この場合、低転位密度で高特性の太陽電池用基板が
得られる。
【００３３】
【発明の効果】本発明によれば、以下の効果を奏する。
本発明の半導体基板及びＳｉＧｅ層の形成方法によれ
ば、Ｓｉ基板が、結晶表面が面方位（００１）面から結
晶方位＜１００＞方向に対して傾斜したオフカット面で
ある基板とされるので、直交する２つの＜１１０＞方向
のいずれの方向にのびる転位も交差して転位の束とな
り、全体的に転位密度が減少して貫通転位密度をより低
減できると共に、クロスハッチもより減少させることが
できる。
本発明の半導体基板及びＳｉＧｅ層の形成方法によれ
ば、Ｓｉ基板が、結晶表面が面方位（００１）面から結
晶方位＜１００＞方向に対して傾斜したオフカット面で
ある基板とされるので、直交する２つの＜１１０＞方向
のいずれの方向にのびる転位も交差して転位の束とな
り、全体的に転位密度が減少して貫通転位密度をより低
減できると共に、クロスハッチもより減少させることが
できる。
【００３４】また、本発明の歪みＳｉ層を備えた半導体
基板及び歪みＳｉ層の形成方法によれば、Ｓｉ基板上の
ＳｉＧｅ層が、上記本発明のＳｉＧｅ層の形成方法によ
り成膜され、またＳｉＧｅ層を有するＳｉ基板が上記本
発明の半導体基板であるので、表面状態が良好なＳｉＧ
ｅ層上にＳｉ層を成膜でき、良質な歪みＳｉ層を形成す
ることができる。
基板及び歪みＳｉ層の形成方法によれば、Ｓｉ基板上の
ＳｉＧｅ層が、上記本発明のＳｉＧｅ層の形成方法によ
り成膜され、またＳｉＧｅ層を有するＳｉ基板が上記本
発明の半導体基板であるので、表面状態が良好なＳｉＧ
ｅ層上にＳｉ層を成膜でき、良質な歪みＳｉ層を形成す
ることができる。
【００３５】また、本発明の電界効果型トランジスタ及
び電界効果型トランジスタの製造方法によれば、上記本
発明の歪みＳｉ層の形成方法により、チャネル領域とな
る歪みＳｉ層が形成され、又は上記本発明の半導体基板
の前記歪みＳｉ層にチャネル領域が形成されているの
で、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高
歩留まりで得ることができる。
び電界効果型トランジスタの製造方法によれば、上記本
発明の歪みＳｉ層の形成方法により、チャネル領域とな
る歪みＳｉ層が形成され、又は上記本発明の半導体基板
の前記歪みＳｉ層にチャネル領域が形成されているの
で、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高
歩留まりで得ることができる。
【図１】 本発明に係る一実施形態における歪みＳｉ層
を備えた半導体基板を示す断面図である。
を備えた半導体基板を示す断面図である。
【図２】 本発明に係る一実施形態における歪みＳｉ層
を備えた半導体基板の膜厚に対するＧｅ組成比を示すグ
ラフである。
を備えた半導体基板の膜厚に対するＧｅ組成比を示すグ
ラフである。
【図３】 本発明に係る一実施形態におけるＭＯＳＦＥ
Ｔを示す概略的な断面図である。
Ｔを示す概略的な断面図である。
１ Ｓｉ基板 ２ 第１のＳｉＧｅ層 ３ 第２のＳｉＧｅ層 ４ 歪みＳｉ層 ５ ＳｉＯ2ゲート酸化膜 ６ ゲートポリシリコン膜 Ｓ ソース領域 Ｄ ドレイン領域 Ｗ 歪みＳｉ層を備えた半導体ウェーハ（半導体基板） Ｗ０ 半導体ウェーハ（半導体基板）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/161 Ｈ０１Ｌ 29/78 ３０１Ｑ 29/778 ３０１Ｂ 29/78 29/812 (72)発明者 塩野 一郎 埼玉県さいたま市北袋町１丁目297番地 三菱マテリアル株式会社総合研究所内 Ｆターム(参考） 4G077 AA03 BE05 DB01 ED05 ED06 TK06 5F048 AC03 BA10 BA14 BB05 BD09 5F102 GB01 GC01 GD01 GD10 GJ03 GK09 GL02 GL03 GL09 GQ01 GR01 HC01 5F140 AA01 AC28 BA01 BA05 BA20 BC12 BC19 BF04 BK13
Claims (13)
- 【請求項１】 Ｓｉ基板と、 該Ｓｉ基板上のＳｉＧｅ層とを備え、 前記Ｓｉ基板は、結晶表面が面方位（００１）面から結
晶方位＜１００＞方向に対して傾斜したオフカット面で
ある基板であることを特徴とする半導体基板。 - 【請求項２】 請求項１に記載の半導体基板において、 前記オフカット面の傾斜角度は１０°以下であることを
特徴とする半導体基板。 - 【請求項３】 請求項１又は２に記載の半導体基板にお
いて、 前記ＳｉＧｅ層は、少なくとも一部にＧｅ組成比を表面
に向けて漸次増加する傾斜組成領域を有することを特徴
とする半導体基板。 - 【請求項４】 請求項１から３のいずれかに記載の半導
体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を
介して配された歪みＳｉ層を備えていることを特徴とす
る半導体基板。 - 【請求項５】 ＳｉＧｅ層上の歪みＳｉ層にチャネル領
域を有する電界効果型トランジスタであって、 請求項４に記載の半導体基板の前記歪みＳｉ層に前記チ
ャネル領域を有することを特徴とする電界効果型トラン
ジスタ。 - 【請求項６】 Ｓｉ基板上にＳｉＧｅ層をエピタキシャ
ル成長する方法であって、 前記Ｓｉ基板を、結晶表面が面方位（００１）面から結
晶方位＜１００＞方向に対して傾斜したオフカット面で
ある基板とすることを特徴とするＳｉＧｅ層の形成方
法。 - 【請求項７】 請求項６に記載のＳｉＧｅ層の形成方法
において、 前記オフカット面の傾斜角度を、１０°以下にすること
を特徴とするＳｉＧｅ層の形成方法。 - 【請求項８】 請求項６又は７に記載のＳｉＧｅ層の形
成方法において、 前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表
面に向けて漸次増加させた傾斜組成領域を形成すること
を特徴とするＳｉＧｅ層の形成方法。 - 【請求項９】 Ｓｉ基板上にＳｉＧｅ層を介して歪みＳ
ｉ層を形成する方法であって、 前記Ｓｉ基板上のＳｉＧｅ層を、請求項６から８のいず
れかに記載のＳｉＧｅ層の形成方法により成膜すること
を特徴とする歪みＳｉ層の形成方法。 - 【請求項１０】 ＳｉＧｅ層上にエピタキシャル成長さ
れた歪みＳｉ層にチャネル領域が形成される電界効果型
トランジスタの製造方法であって、 請求項９に記載の歪みＳｉ層の形成方法により前記歪み
Ｓｉ層を形成することを特徴とする電界効果型トランジ
スタの製造方法。 - 【請求項１１】 Ｓｉ基板上にＳｉＧｅ層が形成された
半導体基板であって、 請求項６から８のいずれかに記載のＳｉＧｅ層の形成方
法により前記ＳｉＧｅ層が形成されていることを特徴と
する半導体基板。 - 【請求項１２】 Ｓｉ基板上にＳｉＧｅ層を介して歪み
Ｓｉ層が形成された半導体基板であって、 請求項９に記載の歪みＳｉ層の形成方法により前記歪み
Ｓｉ層が形成されていることを特徴とする半導体基板。 - 【請求項１３】 ＳｉＧｅ層上にエピタキシャル成長さ
れた歪みＳｉ層にチャネル領域が形成される電界効果型
トランジスタであって、 請求項９に記載の歪みＳｉ層の形成方法により前記歪み
Ｓｉ層が形成されていることを特徴とする電界効果型ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001165694A JP2002356399A (ja) | 2001-05-31 | 2001-05-31 | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001165694A JP2002356399A (ja) | 2001-05-31 | 2001-05-31 | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002356399A true JP2002356399A (ja) | 2002-12-13 |
Family
ID=19008334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001165694A Pending JP2002356399A (ja) | 2001-05-31 | 2001-05-31 | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002356399A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210698A (ja) * | 2005-01-28 | 2006-08-10 | Toshiba Ceramics Co Ltd | 歪みシリコンウェーハ |
| US7759228B2 (en) | 2005-06-13 | 2010-07-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7829442B2 (en) | 2002-08-23 | 2010-11-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor heterostructures having reduced dislocation pile-ups and related methods |
| CN103205808A (zh) * | 2013-04-12 | 2013-07-17 | 西北工业大学 | 一种Spindt型阴极阵列的制备方法 |
| CN103205809A (zh) * | 2013-04-12 | 2013-07-17 | 西北工业大学 | 一种制备Si基TaSi2纳米尖锥阵列的方法 |
-
2001
- 2001-05-31 JP JP2001165694A patent/JP2002356399A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7829442B2 (en) | 2002-08-23 | 2010-11-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor heterostructures having reduced dislocation pile-ups and related methods |
| JP2006210698A (ja) * | 2005-01-28 | 2006-08-10 | Toshiba Ceramics Co Ltd | 歪みシリコンウェーハ |
| US7759228B2 (en) | 2005-06-13 | 2010-07-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| CN103205808A (zh) * | 2013-04-12 | 2013-07-17 | 西北工业大学 | 一种Spindt型阴极阵列的制备方法 |
| CN103205809A (zh) * | 2013-04-12 | 2013-07-17 | 西北工业大学 | 一种制备Si基TaSi2纳米尖锥阵列的方法 |
| CN103205809B (zh) * | 2013-04-12 | 2016-04-06 | 西北工业大学 | 一种制备Si基TaSi2纳米尖锥阵列的方法 |
| CN103205808B (zh) * | 2013-04-12 | 2016-05-25 | 西北工业大学 | 一种Spindt型阴极阵列的制备方法 |
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