JP4854871B2 - 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 - Google Patents
半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 Download PDFInfo
- Publication number
- JP4854871B2 JP4854871B2 JP2001186767A JP2001186767A JP4854871B2 JP 4854871 B2 JP4854871 B2 JP 4854871B2 JP 2001186767 A JP2001186767 A JP 2001186767A JP 2001186767 A JP2001186767 A JP 2001186767A JP 4854871 B2 JP4854871 B2 JP 4854871B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor substrate
- manufacturing
- sige layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術では、ＳｉＧｅ層を形成したウェーハの表面ラフネスが大きいと共に、表面の貫通転位密度がまだ高く、トランジスタの動作不良を防ぐために貫通転位の低減がさらに要望されている。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、貫通転位密度が低く、表面ラフネスが小さなＳｉＧｅ層を有する半導体基板、さらに歪みＳｉ層を備えた半導体基板及び電界効果型トランジスタ並びにこれらの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
前記ＳｉＧｅ層の成長前に、半導体素子が形成されるデバイス領域に隣接させて前記デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に対応して十字状パターンを複数縦横に配列した略格子状に前記Ｓｉ基板表面近傍に水素イオンあるいはヘリウムイオンを注入して、前記ＳｉＧｅ層の成膜中に気泡や亀裂あるいは格子欠陥が形成されることで、前記Ｓｉ基板と前記ＳｉＧｅ層の歪みを緩和する犠牲層となる注入領域を形成するとともに、
前記十字状パターンの配列方向を、前記Ｓｉ基板表面の結晶方位＜１１０＞方向に対して斜めとすることを特徴とする。
本発明の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上のＳｉＧｅ層とを備え、前記Ｓｉ基板表面近傍に、水素イオンあるいはヘリウムイオンが注入された注入領域を有することができる。また、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、前記ＳｉＧｅ層の成長前に、前記Ｓｉ基板表面近傍に水素イオンあるいはヘリウムイオンを注入して注入領域を形成することができる。また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことができる。
【０００８】
これらの半導体基板及び半導体基板の製造方法では、Ｓｉ基板表面近傍に水素イオンあるいはヘリウムイオンを注入した注入領域が形成されるので、注入領域に気泡や亀裂あるいは格子欠陥が形成され、該注入領域は、Ｓｉ基板とＳｉＧｅ層の歪みを緩和する犠牲層として有効に働く。また、水素あるいはヘリウム原子近傍の局所的な歪み、格子欠陥及び気泡等により転位が誘発、捕捉あるいは終端され、格子緩和が促進されるため、ＳｉＧｅ層表面の貫通転位を低減することができると共に、いわゆるクロスハッチ等に起因した表面ラフネスも減少する。特に、水素イオンあるいはヘリウムイオンの注入により注入領域に気泡が生じるため、単に他の不純物を注入した場合よりも転位の低減効果が高い。
【０００９】
本発明の半導体基板は、前記注入領域がパターン状に形成されている技術を採用してもよい。
また、本発明の半導体基板の製造方法は、前記注入領域をパターン状に形成する技術を採用してもよい。
【００１０】
これらの半導体基板及び半導体基板の製造方法では、注入領域をパターン状に形成した場合も膜全体の犠牲層として有効に働くため、水素あるいはヘリウムが注入されていない領域においても、ＳｉＧｅ層の最表面に現れて貫通転位となる転位の数が減少する。また、水素あるいはヘリウムが注入されていない領域で発生した転位は、注入領域に運動し、そこで捕捉あるいは消滅する効果もあるため、さらに、ＳｉＧｅ層の最表面に現れて貫通転位となる転位の数が減少する。
【００１１】
本発明の半導体基板は、前記注入領域が、半導体素子が形成されるデバイス領域に隣接していることが好ましい。
また、本発明の半導体基板の製造方法は、前記注入領域を、半導体素子が形成されるデバイス領域に隣接させて形成することが好ましい。
【００１２】
これらの半導体基板及び半導体基板の製造方法では、半導体素子が形成されるデバイス領域に隣接した位置に注入領域が配されるので、注入領域側での緩和を促進させることができ、さらに、デバイス領域のＳｉＧｅ層内で発生した転位を効率的に注入領域で捕捉、終端、あるいは消滅させることができる。
【００１３】
本発明の半導体基板では、前記注入領域が、前記デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に配されていることが好ましい。
また、本発明の半導体基板の製造方法は、前記注入領域を、前記デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に形成することが好ましい。
【００１４】
これらの半導体基板及び半導体基板の製造方法では、注入領域が、デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に配されるので、デバイス領域に支障無く注入領域を形成することができ、デバイス作製上、無駄が生じることがなく、また回路設計に制約を課すこともない。
【００１５】
本発明の半導体基板は、前記注入領域が、前記切り代部分に対応して十字状パターンを複数縦横に配列した略格子状に形成されることが好ましい。さらに、前記十字状パターンの配列方向は、前記Ｓｉ基板表面の結晶方位＜１１０＞方向に対して斜めであることが好ましい。
また、本発明の半導体基板の製造方法は、前記注入領域が、前記切り代部分に対応して十字状パターンを複数縦横に配列した略格子状に形成されることが好ましい。さらに、前記十字状パターンの配列方向を、前記Ｓｉ基板表面の結晶方位＜１１０＞方向に対して斜めとすることが好ましい。
【００１６】
これらの半導体基板及び半導体基板の製造方法では、十字状パターンの内側に四角形のデバイス領域が得られ、デバイス作製上、無駄が生じることがなく、また回路設計に制約を課すこともない。さらに、十字状パターンの配列方向がＳｉ基板表面の結晶方位＜１１０＞方向に対して斜めとなるので、転位が主に＜１１０＞方向にのびるため、隣接する十字状パターン間の開口部を走る転位が十字状パターンの注入領域に達し易くなり、開口部の影響を低減することができる。
【００１７】
本発明の半導体基板は、前記ＳｉＧｅ層が、少なくとも一部にＧｅ組成比を表面に向けて漸次増加する傾斜組成領域を有することが好ましい。
また、本発明のＳｉＧｅ層の形成方法は、前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することが好ましい。
【００１８】
これらの半導体基板及び半導体基板の製造方法では、ＳｉＧｅ層のうち少なくとも一部がＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域とされるので、傾斜組成領域においてＧｅ組成比が漸次増えるために、ＳｉＧｅ層中の特に表面側で転位の密度を抑制することができると共に、転位がＳｉＧｅ層に沿った方向にのび易くなって注入領域に達し易くなり、より転位を捕捉あるいは終端させることができる。
【００１９】
本発明の半導体基板は、上記本発明の半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする。
また、本発明の半導体基板の製造方法は、上記本発明の半導体基板の製造方法において、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の歪みＳｉ層を成長する半導体基板の製造方法により作製されたことを特徴とする。
【００２０】
これらの半導体基板及び半導体基板の製造方法では、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長するので、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の半導体基板及びその製造方法として好適である。
【００２１】
本発明の電界効果型トランジスタは、ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、上記本発明の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする。
また、本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【００２２】
これらの電界効果型トランジスタ及び電界効果型トランジスタの製造方法では、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されるので、良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００２３】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図５を参照しながら説明する。
【００２４】
図１及び図２は、本発明に係る第１実施形態の半導体ウェーハ（半導体基板）Ｗ０及び歪みＳｉ層を備えた半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハＷ０及び歪みＳｉ層を備えた半導体ウェーハの構造をその製造プロセスと合わせて説明すると、図１の（ａ）及び図３に示すように、Ｓｉ基板１表面に水素イオンを注入することにより、Ｓｉ基板１表面近傍に水素注入領域１ａを形成する。すなわち、イオン注入により、Ｓｉ基板１の表面から浅い領域に水素が高濃度にイオン注入され、水素により局所的な歪み、格子欠陥あるいは気泡等が生じた領域が表面近傍に形成される。なお、本実施形態では、例えば１０15〜１０17／ｃｍ2の注入量で水素イオン注入を行う。
【００２５】
次に、イオン注入されたＳｉ基板１上に、図１の（ｂ）、図２及び図４に示すように、Ｇｅ組成比ｘが０から０．３まで成膜方向に（表面に向けて）傾斜をもって漸次増加する傾斜組成層である第１のＳｉＧｅ層２を減圧ＣＶＤ法によりエピタキシャル成長する。なお、上記減圧ＣＶＤ法による成膜は、キャリアガスとしてＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4を用いている。
【００２６】
次に、第１のＳｉＧｅ層２上に該第１のＳｉＧｅ層２の最終的なＧｅ組成比（０．３）で一定組成層かつ緩和層である第２のＳｉＧｅ層３をエピタキシャル成長し、半導体ウェーハＷ０を製作する。これらの第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３は、歪みＳｉ層を成膜するためのＳｉＧｅ層ＳＧとして機能する。
このように傾斜組成層の第１のＳｉＧｅ層２を成膜した後に一定組成層の第２のＳｉＧｅ層３を成膜するので、第２のＳｉＧｅ層３中の転位の発生や成長を抑制することができ、最終的な第２のＳｉＧｅ層３表面の転位密度を低減することができる。
【００２７】
また、ＳｉＧｅ層ＳＧの成膜中に、水素注入領域１ａに気泡や亀裂あるいは格子欠陥が形成され、該水素注入領域１ａは、Ｓｉ基板１とＳｉＧｅ層ＳＧの歪みを緩和する犠牲層として有効に働く。また、水素あるいはヘリウム原子近傍の局所的な歪み、格子欠陥及び気泡等により転位が誘発、捕捉あるいは終端され、格子緩和が促進されるため、ＳｉＧｅ層表面の貫通転位を低減することができると共に、いわゆるクロスハッチ等に起因した表面ラフネスも減少する。
【００２８】
この後、さらに、この半導体ウェーハＷ０の第２のＳｉＧｅ層３上にＳｉをエピタキシャル成長して歪みＳｉ層４を形成し、歪みＳｉ層を備えた半導体ウェーハＷを作製する。
なお、各層の膜厚は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２のＳｉＧｅ層３が０．７５μｍ、歪みＳｉ層４が１５〜２２ｎｍである。
【００２９】
このように、本実施形態では、Ｓｉ基板１表面近傍に水素イオンを注入した水素注入領域１ａが形成されるので、ＳｉＧｅ層表面の貫通転位を低減することができると共に、表面ラフネスも減少する。特に、水素イオン注入により水素注入領域１ａに気泡が生じるため、単に他の不純物を注入した場合よりも転位の低減効果が高い。
【００３０】
次に、本発明の上記歪みＳｉ層を備えた半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図５を参照して説明する。
【００３１】
図５は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した歪みＳｉ層を備えた半導体ウェーハＷ表面の歪みＳｉ層４上にＳｉＯ2のゲート酸化膜５及びゲートポリシリコン膜６を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜６上にゲート電極（図示略）をパターニングして形成する。
【００３２】
次に、ゲート酸化膜５もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層４及び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００３３】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された歪みＳｉ層を備えた半導体ウェーハＷの歪みＳｉ層４にチャネル領域が形成されるので、良質な歪みＳｉ層４により動作特性に優れたＭＯＳＦＥＴを高歩留まりで得ることができる。
【００３４】
次に、本発明に係る第２実施形態を、図６から図８を参照しながら説明する。
【００３５】
第２実施形態と第１実施形態との異なる点は、第１実施形態の水素イオン注入はＳｉ基板１の表面全体に一様に行われるのに対し、第２実施形態では、図６の（ａ）に示すように、Ｓｉ基板１表面に所定のパターンに開口したマスクＭ（例えば、レジスト等）を配し、その上方から水素イオン注入することにより、Ｓｉ基板１表面にパターン状の水素注入領域１ａを形成する点である。
【００３６】
すなわち、本実施形態では、水素イオン注入により、マスクＭの開口部のみに水素イオンが注入され、他の領域（デバイス領域１ｂ）には水素が注入されない。また、上記パターニングされて形成された水素注入領域１ａは、図７に示すように、半導体素子が形成されるデバイス領域１ｂに隣接し、デバイス領域１ｂを有する半導体チップをチップサイズに切断分離するための切り代部分（いわゆるスクライブラインであって、図７中の斜線領域）に形成されている。すなわち、水素注入領域１ａは、その幅が例えばダイシングソーの刃幅等により決定される。
【００３７】
デバイス領域１ｂの幅については、チップサイズと本発明の効果が得られる適切な幅を考慮して決定される。
また、水素注入領域１ａは、切り代部分に対応して十字状パターンを複数縦横に配列した略格子状に形成され、十字状パターンの配列方向が、Ｓｉ基板１表面の結晶方位＜１１０＞方向（図７中の矢印方向）に対して斜めであり、例えば４５°となるように配されている。
なお、本実施形態においても、パターン状に水素イオン注入された上記Ｓｉ基板１上に、第１実施形態と同様に、ＳｉＧｅ層ＳＧ及び歪みＳｉ層が形成される。
【００３８】
本実施形態では、図８に示すように、ＳｉＧｅ層ＳＧの成膜中に発生したミスフィット転位等の転位ＤＬが、成膜中にＳｉＧｅ層ＳＧの層方向に沿ってのび、水素注入領域１ａ上に到達すると共に、水素注入領域１ａにおける水素原子近傍、欠陥近傍あるいは気泡近傍の局所的な歪みや点欠陥あるいは気泡内壁等により捕捉、あるいは消滅させることができる。
【００３９】
また、水素注入領域１ａが、デバイス領域１ｂを有する半導体チップをチップサイズに切断分離するための切り代部分に配されるので、デバイス領域１ｂに支障無く水素イオンの注入量が高い領域を形成することができ、デバイス作製上、無駄が生じることがなく、また回路設計に制約を課すこともない。
【００４０】
デバイス領域１ｂの幅については、チップサイズと本発明の効果が得られる適切な幅を考慮して決定される。
また、複数の十字状パターンからなる水素注入領域１ａの配列方向がＳｉ基板１表面の結晶方位＜１１０＞方向に対して斜めとなるので、転位が主に＜１１０＞方向に運動するため、隣接する十字状パターン（水素注入領域１ａ）間の隙間部分（非イオン注入部）１ｃを走る転位が水素注入領域１ａに達し易くなり、当該隙間部分１ｃの影響を低減することができる。
【００４１】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００４２】
例えば、上記実施の形態では、注入イオンを水素としたが、ヘリウムでも構わない。
また、上記水素イオン注入時に注入量が少ない場合、水素イオン注入を行った後に、熱処理等によるアニールを施して気泡化を促進させても構わない。
また、上記実施形態の歪みＳｉ層を備えた半導体ウェーハＷの歪みＳｉ層上に、さらにＳｉＧｅ層を備えた半導体ウェーハも本発明に含まれる。また、第２のＳｉＧｅ層上に直接歪みＳｉ層を成膜したが、第２のＳｉＧｅ層上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長しても構わない。
【００４３】
また、上記各実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明のＳｉＧｅ層の形成方法及び半導体基板を太陽電池用の基板に適用してもよい。すなわち、上述した各実施形態のＳｉ基板上に最表面で１００％ＧｅとなるようにＧｅ組成比を漸次増加させた傾斜組成層のＳｉＧｅ層を成膜し、さらにこの上にＧａＡｓ（ガリウムヒ素）を成膜することで、太陽電池用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【００４４】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれば、Ｓｉ基板表面近傍に水素イオンあるいはヘリウムイオンを注入した注入領域が形成されるので、注入領域に気泡や亀裂あるいは格子欠陥が形成され、該注入領域は、Ｓｉ基板とＳｉＧｅ層の歪みを緩和する犠牲層として有効に働く。また、水素あるいはヘリウム原子近傍の局所的な歪み、格子欠陥及び気泡等により転位が誘発、捕捉あるいは終端され、格子緩和が促進されるため、ＳｉＧｅ層表面の貫通転位を低減することができると共に、クロスハッチ等に起因した表面ラフネスも減少させることができる。特に、水素イオンあるいはヘリウムイオンの注入により注入領域に気泡が生じるため、単に他の不純物を注入した場合よりも転位の低減効果が高い。
【００４５】
また、本発明の歪みＳｉ層を備えた半導体基板及びその製造方法によれば、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長するので、表面状態が良好なＳｉＧｅ層上にＳｉ層を成膜でき、良質な歪みＳｉ層を形成することができる。
【００４６】
また、本発明の電界効果型トランジスタ及び電界効果型トランジスタの製造方法によれば、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されるので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る第１実施形態における半導体基板を製造工程順に示す断面図である。
【図２】 本発明に係る第１実施形態における歪みＳｉ層を備えた半導体基板を示す要部の拡大断面図である。
【図３】 本発明に係る第１実施形態における水素イオン注入されたＳｉ基板における厚さ方向の注入密度及び欠陥密度を概念的に示すグラフである。
【図４】 本発明に係る第１実施形態における歪みＳｉ層を備えた半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図５】 本発明に係る第１実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図６】 本発明に係る第２実施形態における半導体基板を製造工程順に示す断面図である。
【図７】 本発明に係る第２実施形態における半導体基板を示す要部の平面図である。
【図８】 本発明に係る第２実施形態における転位を説明するための要部断面における概念図である。
【符号の説明】
１ Ｓｉ基板
１ａ 水素注入領域
１ｂ デバイス領域
２ 第１のＳｉＧｅ層
３ 第２のＳｉＧｅ層
４ 歪みＳｉ層
５ ＳｉＯ2ゲート酸化膜
６ ゲートポリシリコン膜
Ｓ ソース領域
Ｄ ドレイン領域
ＤＬ 転位
ＳＧ ＳｉＧｅ層
Ｍ マスク
Ｗ 歪みＳｉ層を備えた半導体ウェーハ（半導体基板）
Ｗ０ 半導体ウェーハ（半導体基板）
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術では、ＳｉＧｅ層を形成したウェーハの表面ラフネスが大きいと共に、表面の貫通転位密度がまだ高く、トランジスタの動作不良を防ぐために貫通転位の低減がさらに要望されている。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、貫通転位密度が低く、表面ラフネスが小さなＳｉＧｅ層を有する半導体基板、さらに歪みＳｉ層を備えた半導体基板及び電界効果型トランジスタ並びにこれらの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
前記ＳｉＧｅ層の成長前に、半導体素子が形成されるデバイス領域に隣接させて前記デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に対応して十字状パターンを複数縦横に配列した略格子状に前記Ｓｉ基板表面近傍に水素イオンあるいはヘリウムイオンを注入して、前記ＳｉＧｅ層の成膜中に気泡や亀裂あるいは格子欠陥が形成されることで、前記Ｓｉ基板と前記ＳｉＧｅ層の歪みを緩和する犠牲層となる注入領域を形成するとともに、
前記十字状パターンの配列方向を、前記Ｓｉ基板表面の結晶方位＜１１０＞方向に対して斜めとすることを特徴とする。
本発明の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上のＳｉＧｅ層とを備え、前記Ｓｉ基板表面近傍に、水素イオンあるいはヘリウムイオンが注入された注入領域を有することができる。また、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、前記ＳｉＧｅ層の成長前に、前記Ｓｉ基板表面近傍に水素イオンあるいはヘリウムイオンを注入して注入領域を形成することができる。また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことができる。
【０００８】
これらの半導体基板及び半導体基板の製造方法では、Ｓｉ基板表面近傍に水素イオンあるいはヘリウムイオンを注入した注入領域が形成されるので、注入領域に気泡や亀裂あるいは格子欠陥が形成され、該注入領域は、Ｓｉ基板とＳｉＧｅ層の歪みを緩和する犠牲層として有効に働く。また、水素あるいはヘリウム原子近傍の局所的な歪み、格子欠陥及び気泡等により転位が誘発、捕捉あるいは終端され、格子緩和が促進されるため、ＳｉＧｅ層表面の貫通転位を低減することができると共に、いわゆるクロスハッチ等に起因した表面ラフネスも減少する。特に、水素イオンあるいはヘリウムイオンの注入により注入領域に気泡が生じるため、単に他の不純物を注入した場合よりも転位の低減効果が高い。
【０００９】
本発明の半導体基板は、前記注入領域がパターン状に形成されている技術を採用してもよい。
また、本発明の半導体基板の製造方法は、前記注入領域をパターン状に形成する技術を採用してもよい。
【００１０】
これらの半導体基板及び半導体基板の製造方法では、注入領域をパターン状に形成した場合も膜全体の犠牲層として有効に働くため、水素あるいはヘリウムが注入されていない領域においても、ＳｉＧｅ層の最表面に現れて貫通転位となる転位の数が減少する。また、水素あるいはヘリウムが注入されていない領域で発生した転位は、注入領域に運動し、そこで捕捉あるいは消滅する効果もあるため、さらに、ＳｉＧｅ層の最表面に現れて貫通転位となる転位の数が減少する。
【００１１】
本発明の半導体基板は、前記注入領域が、半導体素子が形成されるデバイス領域に隣接していることが好ましい。
また、本発明の半導体基板の製造方法は、前記注入領域を、半導体素子が形成されるデバイス領域に隣接させて形成することが好ましい。
【００１２】
これらの半導体基板及び半導体基板の製造方法では、半導体素子が形成されるデバイス領域に隣接した位置に注入領域が配されるので、注入領域側での緩和を促進させることができ、さらに、デバイス領域のＳｉＧｅ層内で発生した転位を効率的に注入領域で捕捉、終端、あるいは消滅させることができる。
【００１３】
本発明の半導体基板では、前記注入領域が、前記デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に配されていることが好ましい。
また、本発明の半導体基板の製造方法は、前記注入領域を、前記デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に形成することが好ましい。
【００１４】
これらの半導体基板及び半導体基板の製造方法では、注入領域が、デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に配されるので、デバイス領域に支障無く注入領域を形成することができ、デバイス作製上、無駄が生じることがなく、また回路設計に制約を課すこともない。
【００１５】
本発明の半導体基板は、前記注入領域が、前記切り代部分に対応して十字状パターンを複数縦横に配列した略格子状に形成されることが好ましい。さらに、前記十字状パターンの配列方向は、前記Ｓｉ基板表面の結晶方位＜１１０＞方向に対して斜めであることが好ましい。
また、本発明の半導体基板の製造方法は、前記注入領域が、前記切り代部分に対応して十字状パターンを複数縦横に配列した略格子状に形成されることが好ましい。さらに、前記十字状パターンの配列方向を、前記Ｓｉ基板表面の結晶方位＜１１０＞方向に対して斜めとすることが好ましい。
【００１６】
これらの半導体基板及び半導体基板の製造方法では、十字状パターンの内側に四角形のデバイス領域が得られ、デバイス作製上、無駄が生じることがなく、また回路設計に制約を課すこともない。さらに、十字状パターンの配列方向がＳｉ基板表面の結晶方位＜１１０＞方向に対して斜めとなるので、転位が主に＜１１０＞方向にのびるため、隣接する十字状パターン間の開口部を走る転位が十字状パターンの注入領域に達し易くなり、開口部の影響を低減することができる。
【００１７】
本発明の半導体基板は、前記ＳｉＧｅ層が、少なくとも一部にＧｅ組成比を表面に向けて漸次増加する傾斜組成領域を有することが好ましい。
また、本発明のＳｉＧｅ層の形成方法は、前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することが好ましい。
【００１８】
これらの半導体基板及び半導体基板の製造方法では、ＳｉＧｅ層のうち少なくとも一部がＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域とされるので、傾斜組成領域においてＧｅ組成比が漸次増えるために、ＳｉＧｅ層中の特に表面側で転位の密度を抑制することができると共に、転位がＳｉＧｅ層に沿った方向にのび易くなって注入領域に達し易くなり、より転位を捕捉あるいは終端させることができる。
【００１９】
本発明の半導体基板は、上記本発明の半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする。
また、本発明の半導体基板の製造方法は、上記本発明の半導体基板の製造方法において、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の歪みＳｉ層を成長する半導体基板の製造方法により作製されたことを特徴とする。
【００２０】
これらの半導体基板及び半導体基板の製造方法では、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長するので、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の半導体基板及びその製造方法として好適である。
【００２１】
本発明の電界効果型トランジスタは、ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、上記本発明の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする。
また、本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【００２２】
これらの電界効果型トランジスタ及び電界効果型トランジスタの製造方法では、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されるので、良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００２３】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図５を参照しながら説明する。
【００２４】
図１及び図２は、本発明に係る第１実施形態の半導体ウェーハ（半導体基板）Ｗ０及び歪みＳｉ層を備えた半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハＷ０及び歪みＳｉ層を備えた半導体ウェーハの構造をその製造プロセスと合わせて説明すると、図１の（ａ）及び図３に示すように、Ｓｉ基板１表面に水素イオンを注入することにより、Ｓｉ基板１表面近傍に水素注入領域１ａを形成する。すなわち、イオン注入により、Ｓｉ基板１の表面から浅い領域に水素が高濃度にイオン注入され、水素により局所的な歪み、格子欠陥あるいは気泡等が生じた領域が表面近傍に形成される。なお、本実施形態では、例えば１０15〜１０17／ｃｍ2の注入量で水素イオン注入を行う。
【００２５】
次に、イオン注入されたＳｉ基板１上に、図１の（ｂ）、図２及び図４に示すように、Ｇｅ組成比ｘが０から０．３まで成膜方向に（表面に向けて）傾斜をもって漸次増加する傾斜組成層である第１のＳｉＧｅ層２を減圧ＣＶＤ法によりエピタキシャル成長する。なお、上記減圧ＣＶＤ法による成膜は、キャリアガスとしてＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4を用いている。
【００２６】
次に、第１のＳｉＧｅ層２上に該第１のＳｉＧｅ層２の最終的なＧｅ組成比（０．３）で一定組成層かつ緩和層である第２のＳｉＧｅ層３をエピタキシャル成長し、半導体ウェーハＷ０を製作する。これらの第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３は、歪みＳｉ層を成膜するためのＳｉＧｅ層ＳＧとして機能する。
このように傾斜組成層の第１のＳｉＧｅ層２を成膜した後に一定組成層の第２のＳｉＧｅ層３を成膜するので、第２のＳｉＧｅ層３中の転位の発生や成長を抑制することができ、最終的な第２のＳｉＧｅ層３表面の転位密度を低減することができる。
【００２７】
また、ＳｉＧｅ層ＳＧの成膜中に、水素注入領域１ａに気泡や亀裂あるいは格子欠陥が形成され、該水素注入領域１ａは、Ｓｉ基板１とＳｉＧｅ層ＳＧの歪みを緩和する犠牲層として有効に働く。また、水素あるいはヘリウム原子近傍の局所的な歪み、格子欠陥及び気泡等により転位が誘発、捕捉あるいは終端され、格子緩和が促進されるため、ＳｉＧｅ層表面の貫通転位を低減することができると共に、いわゆるクロスハッチ等に起因した表面ラフネスも減少する。
【００２８】
この後、さらに、この半導体ウェーハＷ０の第２のＳｉＧｅ層３上にＳｉをエピタキシャル成長して歪みＳｉ層４を形成し、歪みＳｉ層を備えた半導体ウェーハＷを作製する。
なお、各層の膜厚は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２のＳｉＧｅ層３が０．７５μｍ、歪みＳｉ層４が１５〜２２ｎｍである。
【００２９】
このように、本実施形態では、Ｓｉ基板１表面近傍に水素イオンを注入した水素注入領域１ａが形成されるので、ＳｉＧｅ層表面の貫通転位を低減することができると共に、表面ラフネスも減少する。特に、水素イオン注入により水素注入領域１ａに気泡が生じるため、単に他の不純物を注入した場合よりも転位の低減効果が高い。
【００３０】
次に、本発明の上記歪みＳｉ層を備えた半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図５を参照して説明する。
【００３１】
図５は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した歪みＳｉ層を備えた半導体ウェーハＷ表面の歪みＳｉ層４上にＳｉＯ2のゲート酸化膜５及びゲートポリシリコン膜６を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜６上にゲート電極（図示略）をパターニングして形成する。
【００３２】
次に、ゲート酸化膜５もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層４及び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００３３】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された歪みＳｉ層を備えた半導体ウェーハＷの歪みＳｉ層４にチャネル領域が形成されるので、良質な歪みＳｉ層４により動作特性に優れたＭＯＳＦＥＴを高歩留まりで得ることができる。
【００３４】
次に、本発明に係る第２実施形態を、図６から図８を参照しながら説明する。
【００３５】
第２実施形態と第１実施形態との異なる点は、第１実施形態の水素イオン注入はＳｉ基板１の表面全体に一様に行われるのに対し、第２実施形態では、図６の（ａ）に示すように、Ｓｉ基板１表面に所定のパターンに開口したマスクＭ（例えば、レジスト等）を配し、その上方から水素イオン注入することにより、Ｓｉ基板１表面にパターン状の水素注入領域１ａを形成する点である。
【００３６】
すなわち、本実施形態では、水素イオン注入により、マスクＭの開口部のみに水素イオンが注入され、他の領域（デバイス領域１ｂ）には水素が注入されない。また、上記パターニングされて形成された水素注入領域１ａは、図７に示すように、半導体素子が形成されるデバイス領域１ｂに隣接し、デバイス領域１ｂを有する半導体チップをチップサイズに切断分離するための切り代部分（いわゆるスクライブラインであって、図７中の斜線領域）に形成されている。すなわち、水素注入領域１ａは、その幅が例えばダイシングソーの刃幅等により決定される。
【００３７】
デバイス領域１ｂの幅については、チップサイズと本発明の効果が得られる適切な幅を考慮して決定される。
また、水素注入領域１ａは、切り代部分に対応して十字状パターンを複数縦横に配列した略格子状に形成され、十字状パターンの配列方向が、Ｓｉ基板１表面の結晶方位＜１１０＞方向（図７中の矢印方向）に対して斜めであり、例えば４５°となるように配されている。
なお、本実施形態においても、パターン状に水素イオン注入された上記Ｓｉ基板１上に、第１実施形態と同様に、ＳｉＧｅ層ＳＧ及び歪みＳｉ層が形成される。
【００３８】
本実施形態では、図８に示すように、ＳｉＧｅ層ＳＧの成膜中に発生したミスフィット転位等の転位ＤＬが、成膜中にＳｉＧｅ層ＳＧの層方向に沿ってのび、水素注入領域１ａ上に到達すると共に、水素注入領域１ａにおける水素原子近傍、欠陥近傍あるいは気泡近傍の局所的な歪みや点欠陥あるいは気泡内壁等により捕捉、あるいは消滅させることができる。
【００３９】
また、水素注入領域１ａが、デバイス領域１ｂを有する半導体チップをチップサイズに切断分離するための切り代部分に配されるので、デバイス領域１ｂに支障無く水素イオンの注入量が高い領域を形成することができ、デバイス作製上、無駄が生じることがなく、また回路設計に制約を課すこともない。
【００４０】
デバイス領域１ｂの幅については、チップサイズと本発明の効果が得られる適切な幅を考慮して決定される。
また、複数の十字状パターンからなる水素注入領域１ａの配列方向がＳｉ基板１表面の結晶方位＜１１０＞方向に対して斜めとなるので、転位が主に＜１１０＞方向に運動するため、隣接する十字状パターン（水素注入領域１ａ）間の隙間部分（非イオン注入部）１ｃを走る転位が水素注入領域１ａに達し易くなり、当該隙間部分１ｃの影響を低減することができる。
【００４１】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００４２】
例えば、上記実施の形態では、注入イオンを水素としたが、ヘリウムでも構わない。
また、上記水素イオン注入時に注入量が少ない場合、水素イオン注入を行った後に、熱処理等によるアニールを施して気泡化を促進させても構わない。
また、上記実施形態の歪みＳｉ層を備えた半導体ウェーハＷの歪みＳｉ層上に、さらにＳｉＧｅ層を備えた半導体ウェーハも本発明に含まれる。また、第２のＳｉＧｅ層上に直接歪みＳｉ層を成膜したが、第２のＳｉＧｅ層上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長しても構わない。
【００４３】
また、上記各実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明のＳｉＧｅ層の形成方法及び半導体基板を太陽電池用の基板に適用してもよい。すなわち、上述した各実施形態のＳｉ基板上に最表面で１００％ＧｅとなるようにＧｅ組成比を漸次増加させた傾斜組成層のＳｉＧｅ層を成膜し、さらにこの上にＧａＡｓ（ガリウムヒ素）を成膜することで、太陽電池用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【００４４】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれば、Ｓｉ基板表面近傍に水素イオンあるいはヘリウムイオンを注入した注入領域が形成されるので、注入領域に気泡や亀裂あるいは格子欠陥が形成され、該注入領域は、Ｓｉ基板とＳｉＧｅ層の歪みを緩和する犠牲層として有効に働く。また、水素あるいはヘリウム原子近傍の局所的な歪み、格子欠陥及び気泡等により転位が誘発、捕捉あるいは終端され、格子緩和が促進されるため、ＳｉＧｅ層表面の貫通転位を低減することができると共に、クロスハッチ等に起因した表面ラフネスも減少させることができる。特に、水素イオンあるいはヘリウムイオンの注入により注入領域に気泡が生じるため、単に他の不純物を注入した場合よりも転位の低減効果が高い。
【００４５】
また、本発明の歪みＳｉ層を備えた半導体基板及びその製造方法によれば、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長するので、表面状態が良好なＳｉＧｅ層上にＳｉ層を成膜でき、良質な歪みＳｉ層を形成することができる。
【００４６】
また、本発明の電界効果型トランジスタ及び電界効果型トランジスタの製造方法によれば、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されるので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る第１実施形態における半導体基板を製造工程順に示す断面図である。
【図２】 本発明に係る第１実施形態における歪みＳｉ層を備えた半導体基板を示す要部の拡大断面図である。
【図３】 本発明に係る第１実施形態における水素イオン注入されたＳｉ基板における厚さ方向の注入密度及び欠陥密度を概念的に示すグラフである。
【図４】 本発明に係る第１実施形態における歪みＳｉ層を備えた半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図５】 本発明に係る第１実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図６】 本発明に係る第２実施形態における半導体基板を製造工程順に示す断面図である。
【図７】 本発明に係る第２実施形態における半導体基板を示す要部の平面図である。
【図８】 本発明に係る第２実施形態における転位を説明するための要部断面における概念図である。
【符号の説明】
１ Ｓｉ基板
１ａ 水素注入領域
１ｂ デバイス領域
２ 第１のＳｉＧｅ層
３ 第２のＳｉＧｅ層
４ 歪みＳｉ層
５ ＳｉＯ2ゲート酸化膜
６ ゲートポリシリコン膜
Ｓ ソース領域
Ｄ ドレイン領域
ＤＬ 転位
ＳＧ ＳｉＧｅ層
Ｍ マスク
Ｗ 歪みＳｉ層を備えた半導体ウェーハ（半導体基板）
Ｗ０ 半導体ウェーハ（半導体基板）
Claims (4)
- Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
前記ＳｉＧｅ層の成長前に、半導体素子が形成されるデバイス領域に隣接させて前記デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に対応して十字状パターンを複数縦横に配列した略格子状に前記Ｓｉ基板表面近傍に水素イオンあるいはヘリウムイオンを注入し、前記ＳｉＧｅ層の成膜中に気泡や亀裂あるいは格子欠陥が形成されることで、前記Ｓｉ基板と前記ＳｉＧｅ層の歪みを緩和する犠牲層となる注入領域を形成するとともに、
前記十字状パターンの配列方向を、前記Ｓｉ基板表面の結晶方位＜１１０＞方向に対して斜めとすることを特徴とする半導体基板の製造方法。 - 請求項１記載の半導体基板の製造方法において、
前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することを特徴とする半導体基板の製造方法。 - 請求項１または２記載の半導体基板の製造方法において、
前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長することを特徴とする半導体基板の製造方法。 - ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項３に記載の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001186767A JP4854871B2 (ja) | 2001-06-20 | 2001-06-20 | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001186767A JP4854871B2 (ja) | 2001-06-20 | 2001-06-20 | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003007615A JP2003007615A (ja) | 2003-01-10 |
| JP4854871B2 true JP4854871B2 (ja) | 2012-01-18 |
Family
ID=19026168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001186767A Expired - Fee Related JP4854871B2 (ja) | 2001-06-20 | 2001-06-20 | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4854871B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10318284A1 (de) * | 2003-04-22 | 2004-11-25 | Forschungszentrum Jülich GmbH | Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur |
| US7049660B2 (en) * | 2003-05-30 | 2006-05-23 | International Business Machines Corporation | High-quality SGOI by oxidation near the alloy melting temperature |
| GB2418531A (en) * | 2004-09-22 | 2006-03-29 | Univ Warwick | Formation of lattice-tuning semiconductor substrates |
| US7273800B2 (en) * | 2004-11-01 | 2007-09-25 | International Business Machines Corporation | Hetero-integrated strained silicon n- and p-MOSFETs |
| US7186626B2 (en) * | 2005-07-22 | 2007-03-06 | The Regents Of The University Of California | Method for controlling dislocation positions in silicon germanium buffer layers |
| TWI377690B (en) * | 2008-11-21 | 2012-11-21 | Univ Nat Chiao Tung | Method for forming a gexsi1-x buffer layer of solar-energy battery on a silicon wafer |
| US9087716B2 (en) * | 2013-07-15 | 2015-07-21 | Globalfoundries Inc. | Channel semiconductor alloy layer growth adjusted by impurity ion implantation |
| JP6109098B2 (ja) * | 2014-02-18 | 2017-04-05 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
-
2001
- 2001-06-20 JP JP2001186767A patent/JP4854871B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003007615A (ja) | 2003-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4269541B2 (ja) | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 | |
| TWI222106B (en) | Semiconductor substrate, field-effect transistor, and their production methods | |
| US20030219954A1 (en) | Manufacturing method of semiconductor substrate | |
| KR20070011408A (ko) | 실리콘게르마늄을 사용한 반도체 구조 제조 방법 | |
| JP4207548B2 (ja) | 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ | |
| JP4854871B2 (ja) | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 | |
| JP3985519B2 (ja) | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 | |
| JP4345244B2 (ja) | ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 | |
| US20050217566A1 (en) | Method for producing one or more monocrystalline layers, each with a different lattice structure, on one plane of a series of layers | |
| JP4039013B2 (ja) | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 | |
| JP4296727B2 (ja) | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 | |
| JP4325139B2 (ja) | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 | |
| JP2002359367A (ja) | 半導体基板、その製造方法及び半導体装置 | |
| JP3714230B2 (ja) | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 | |
| JP4277467B2 (ja) | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 | |
| JP2002356399A (ja) | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 | |
| JP4506035B2 (ja) | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 | |
| JP4325134B2 (ja) | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 | |
| JP2002359190A (ja) | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 | |
| JP4345249B2 (ja) | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 | |
| JP4254102B2 (ja) | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 | |
| JP4221928B2 (ja) | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 | |
| CN220774376U (zh) | 一种具有底部互连通路的异质外延结构 | |
| JP2003008022A (ja) | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 | |
| JPH04188716A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20050408 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090106 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090304 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090331 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110920 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111026 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141104 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4854871 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |