JP2002359367A

JP2002359367A - 半導体基板、その製造方法及び半導体装置

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Publication number: JP2002359367A
Application number: JP2001164795A
Authority: JP
Inventors: Tomoya Baba; 智也馬場; Katsumasa Fujii; 克正藤井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-05-31
Filing date: 2001-05-31
Publication date: 2002-12-13
Anticipated expiration: 2021-05-31
Also published as: JP3901957B2

Abstract

(57)【要約】【課題】通常の半導体基板を利用した場合でも、より簡
便に、かつ安価に、結晶欠陥及び段差に関する問題を解
消し、電子及び正孔のいずれの移動度も向上させること
ができる半導体基板及び装置を提供することを目的とす
る。【解決手段】表面に酸化膜が形成されたシリコン基板上
に、シリコン層、実質的に歪のないＳｉＧｅ層、歪が緩
和されたＳｉＧｅ層及び歪みを有するシリコン層がこの
順で形成されてなる半導体基板及びこの基板に形成され
てなる半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板、その
製造方法及び半導体装置に関し、より詳細には、歪み緩
和したＳｉＧｅ層を利用した歪みＳｉ層をチャネルとし
て利用する高移動度トランジスタを含む半導体基板、そ
の製造方法及び半導体装置に関する。

【０００２】

【従来の技術】近年、ＳｉＭＯＳＦＥＴ（Metal Oxide
Semiconductor Field Effect Transistor）の高速化を
図るため、Ｓｉ／ＳｉＯ₂からなるＳｉ表面をチャネル
とする従来型の技術に代えて、格子定数の異なる材料を
用いてヘテロ界面を作製し、歪み及びバンドの不連続性
を利用した二次元チャネルを利用する高移動度トランジ
スタの研究が盛んに行われている。

【０００３】その方法としては、Ｓｉ基板と格子定数の
異なる材料からなる膜をＳｉ基板上にエピタキシャル成
長することにより、その形成した膜の水平方向の圧縮又
は引っ張り応力を与える技術が最近活発に検討されてい
る。例えば、１９９４年ＩＥＤＭ（International Elec
tron Device Meeting）ｐ３７３で、引っ張り応力を内
在する膜中の電子の移動度に関して、無歪みのＳｉに対
し、約１．５倍の移動度が得られている構造が報告され
ている。

【０００４】このようなトランジスタを図２に示す。こ
のトランジスタは、ｐ型Ｓｉ基板１上に厚さ２．１μｍ
の０〜２０％のＧｅの濃度勾配を有するＳｉＧｅ膜９、
その上に厚さ０．６μｍのＧｅ濃度２０％のＳｉＧｅ膜
１０、さらにその上に厚さ１３ｎｍのＳｉ膜１１がエピ
タキシャル成長した構造の基板に、通常のＭＯＳと同様
にゲート酸化膜１３、ポリシリコンからなるゲート電極
１４及びソース／ドレイン領域１２が形成されて構成さ
れている。

【０００５】このような構造のトランジスタにおいて、
濃度勾配を有するＳｉＧｅ膜９及びＧｅ濃度２０％のＳ
ｉＧｅ膜１０は歪み緩和のために形成されており、Ｓｉ
Ｇｅ膜１０の上面では完全に歪み緩和された状態が得ら
れている。このＳｉＧｅ膜１０の上に薄いＳｉ膜１１を
形成することにより、引っ張り歪みを内在するＳｉ膜１
１が実現でき、ｎチャネルＭＯＳの電子の有効移動度が
Ｓｉに対して約５０％向上している。ｐチャネルＭＯＳ
での向上に関しては、１９９４年ＩＥＤＭのｐ７３５
で、圧縮応力を内在するＳｉＧｅ膜中の正孔の移動度
が、無歪みのＳｉに対し、約１．２倍の向上したトラン
ジスタが報告されている。

【０００６】このようなトランジスタを、図３に示す。
このトランジスタは、ｎ型Ｓｉ基板１５上に厚さ１０ｎ
ｍのＧｅ濃度３０％のＳｉＧｅ膜１６が、さらにその上
に厚さ７ｎｍのＳｉ膜１７がエピタキシャル成長した構
造の基板に、通常のＭＯＳと同様にゲート酸化膜１３、
ポリシリコンからなるゲート電極１４及びソース／ドレ
イン領域１８が形成されている。このような構造のトラ
ンジスタでは、引っ張り歪みを内在するＳｉＧｅ膜１５
が薄いＳｉ膜１６の下に形成されており、その中にチャ
ネルを形成することにより正孔の移動度の向上が達成で
きている。

【０００７】

【発明が解決しようとする課題】このように、ｎチャネ
ルＭＯＳ及びｐチャネルＭＯＳの移動度を上げる方法と
して、歪み緩和させたＳｉＧｅ膜上の引っ張り歪みを内
在するＳｉ膜をチャネルに用いる手法が報告されている
が、歪み緩和したＳｉＧｅを有する基板を作製するため
には、緩やかなＧｅの濃度勾配を有する厚さ１μｍ程度
の厚いＳｉＧｅ膜を形成して歪み緩和を行う必要があ
り、ＳｉＧｅ膜の成長時及びＭＯＳトランジスタ作製時
の熱処理により、厚いＳｉＧｅ膜に発生する欠陥の抑制
が困難であった。また、ＣＭＯＳトランジスタを構成す
る場合には、上記のような基板構造が異なるＮＭＯＳ及
びＰＭＯＳトランジスタを同一基板に形成することが必
要となるため、両者の間の段差により、配線層の断線等
を招き、信頼性の高い半導体装置を得ることが困難であ
る。

【０００８】本発明は上記課題に鑑みなされたものであ
り、より簡便に、かつ安価に、結晶欠陥及び段差に関す
る問題を解消し、電子及び正孔のいずれの移動度も向上
させた信頼性の高い半導体基板、その製造方法及び半導
体装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明によれば、表面に
埋め込み酸化膜が形成されたシリコン基板上に、シリコ
ン層、実質的に歪のないＳｉＧｅ層、歪が緩和されたＳ
ｉＧｅ層及び歪みを有するシリコン層がこの順で形成さ
れてなる半導体基板又はこの基板に形成されてなる半導
体装置が提供される。また、本発明によれば、（ａ）第
１のシリコン基板上に第１のＳｉＧｅ層を形成し、
（ｂ）前記第１のＳｉＧｅ層と第１のシリコン基板との
界面に、これらの層又は基板内で電気的に中性の元素を
導入し、熱処理して前記第１のＳｉＧｅ層と第１のシリ
コン基板との界面に歪緩和のための欠陥層を形成し、
（ｃ）得られた基板上に、酸化膜を介して第２のシリコ
ン基板を張り合わせ、（ｄ）第１及び第２のシリコン基
板を前記欠陥層で分割し、得られた第２のシリコン基板
の表面に残存する前記欠陥層を除去し、（ｅ）前記第１
のＳｉＧｅ層上に第２のシリコン層を形成することから
なる半導体装置の製造方法が提供される。

【００１０】

【発明の実施の形態】本発明の半導体装置を構成する基
板は、主として、シリコン基板上に、埋め込み酸化膜、
シリコン層、ＳｉＧｅ層、ＳｉＧｅ層及びシリコン層が
この順で形成されてなる。シリコン基板としては、通
常、半導体装置の製造のために使用されるものであれ
ば、特に限定されるものではなく、アモルファス、マイ
クロクリスタル、単結晶、多結晶、これらの結晶状態の
２以上が混在するシリコンからなる基板が挙げられる。
なかでも、単結晶シリコンからなる基板が好ましい。

【００１１】シリコン層上に形成されるＳｉＧｅ層は、
実質的に結晶層として形成されており、ゲルマニウムに
起因して、シリコンよりも格子定数が大きい層である
が、この上に形成される歪みが緩和されたＳｉＧｅ層に
起因して、実質的に歪のないＳｉＧｅ層である。ここで
の結晶層とは、マイクロクリスタル、多結晶、単結晶等
又はこれらの混在した状態の層を含む。なかでも、単結
晶の層であることが好ましい。実質的に歪のないＳｉＧ
ｅ層の膜厚は、ＳｉＧｅ層のゲルマニウム濃度の臨界膜
厚以下であることが好ましく、例えば、５から５００ｎ
ｍ程度、さらには１０〜３００ｎｍ程度が適当である。
また、この層中のゲルマニウムの割合は、特に限定され
るものではないが、１０〜４０ａｔｏｍ％程度であるこ
とが適当である。なお、この組成比は、ＳｉＧｅ層の膜
厚方向及び層表面（面内）方向に、連続的又は段階的に
上記範囲内で変化してもよいが、均一であることが好ま
しい。

【００１２】ＳｉＧｅ層上に形成されるＳｉＧｅ層は、
上記と同様に、実質的に結晶層として形成されており、
ゲルマニウムに起因して、シリコンよりも格子定数が大
きい層であるが、歪みが緩和されたＳｉＧｅ層である。
ここで、歪みが緩和されるとは、ゲルマニウムとシリコ
ンとの格子定数の差異により、ＳｉＧｅ層／シリコン層
を形成した場合にＳｉＧｅ層に本来的に歪みが内包され
ることとなるが、この歪量が小さくされた状態を意味す
る。具体的には、後述するような元素を導入することに
より、ＳｉＧｅ層の結晶の転位等により欠陥が導入さ
れ、それにより歪みが緩和されることとなるが、このＳ
ｉＧｅ層を、さらに熱処理に付すことによって、欠陥が
ある領域に蓄積されて、欠陥が蓄積した領域以外のＳｉ
Ｇｅ層中の歪みが緩和された状態になる。

【００１３】ＳｉＧｅ層上に形成されるシリコン層は、
アモルファス、マイクロクリスタル、単結晶、多結晶、
これらの結晶状態の２以上が混在するシリコンからなる
層であればよく、なかでも、単結晶のものが好ましい。
このシリコン層は、ＳｉＧｅ層に起因して、歪、特に引
っ張り歪が内在する層である。このようなシリコン層
は、結晶欠陥の発生を防止するために、臨界の膜厚以下
の膜厚で形成することが好ましく、さらに、下地のＳｉ
Ｇｅ層のゲルマニウム濃度が高いほど薄く、後工程での
半導体装置の製造プロセスにおける熱処理温度が高いほ
ど薄くすることが好ましい。具体的には、５〜５００ｎ
ｍ程度、特に、１０〜３００ｎｍ程度が適当である。

【００１４】なお、本発明の半導体装置を構成する基板
は、上記の構成のほか、シリコン基板上に、埋め込み酸
化膜、シリコン層、実質的に歪みのない又は歪みが緩和
されたＳｉＧｅ層の単層又は積層層及びシリコン層がこ
の順で形成されて構成されていてもよいし、シリコン基
板上に、埋め込み酸化膜、実質的に歪みのない又は歪み
が緩和されたＳｉＧｅ層の単層又は積層層及びシリコン
層がこの順で形成されて構成されていてもよい。また、
表面に形成されるシリコン層に代えて、半導体層が形成
されていてもよい。ここで半導体層としては、ゲルマニ
ウム層、ＳｉＣ層、ＳｉＧｅ層、ＧｅＣ等のＩＶ族の元
素半導体及び混晶半導体、さらに、ＧａＡｓ、ＩｎＰ、
ＺｎＳｅ等のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族の化合物半
導体層が挙げられる。なかでも、ＳｉＣを用いた場合に
は、ＳｉＧｅ層に対してより大きな歪がかかるため、よ
り大きく電子、正孔の移動度を向上させることができ、
また、Ｇｅを用いた場合には、ＳｉＧｅ層に対して圧縮
応力が生じるため、正孔の移動度のみが向上するが、Ｇ
ｅは電子、正孔のそれぞれの移動度がＳｉの各移動度に
比べて大きいため好ましい。なお、この半導体層は、マ
イクロクリスタル、多結晶及び単結晶等であってもよい
が、なかでも、単結晶層であることが好ましい。この場
合の半導体層の膜厚は、得ようとする基板の特性、その
上に形成される半導体装置の種類、性能等に応じて適宜
調整することができ、例えば、５から５００ｎｍ程度、
さらには１０〜３００ｎｍ程度が挙げられる。

【００１５】本発明の半導体装置は、上記の基板に、通
常、素子分離領域（例えば、ＬＯＣＯＳ膜、ＳＴＩ（Sh
allow Trench Isolation）膜、トレンチ素子分離膜等）
が形成されており、当該分野で公知の半導体装置、例え
ば、ＭＯＳトランジスタ、ダイオード、キャパシタ、バ
イポーラトランジスタ等の種々の半導体装置が単独又は
組み合わせられて形成されている。なかでも、ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとからなるＣＭＯ
Ｓトランジスタが好ましい。例えば、ＭＯＳトランジス
タでは、ゲート酸化膜、ゲート電極及びソース／ドレイ
ン領域は、通常ＭＯＳトランジスタ等の半導体装置を形
成するために使用される膜厚、材料等により、通常形成
される方法により形成することができる。また、ゲート
電極にはサイドウォールスペーサが形成されていてもよ
く、ソース／ドレイン領域はＬＤＤ構造、ＤＤＤ構造で
あってもよい。

【００１６】本発明の半導体基板の製造方法において
は、まず、工程（ａ）において、第１のシリコン基板上
に第１のＳｉＧｅ層を形成する。第１のＳｉＧｅ層は、
公知の方法、例えば、ＣＶＤ法、スパッタ法、真空蒸着
法、ＥＢ法等の種々の方法により形成することができ
る。なかでも、ＣＶＤ法によるエピタキシャル成長法に
より形成することが好ましい。この場合の成膜条件は、
当該分野で公知の条件を選択することができ、特に、成
膜温度は、例えば、４００〜６５０℃程度が適当であ
る。

【００１７】工程（ｂ）において、第１のＳｉＧｅ層と
第１のシリコン基板との界面に、これらの層又は基板内
で電気的に中性の元素を導入し、熱処理する。ここで、
層又は基板内で電気的に中性の元素としては、水素；炭
素、シリコン、ゲルマニウム、錫等の周期律表第４族に
属する元素；Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ等の第０族
に属する元素が挙げられる。なかでも、水素が好まし
い。元素の導入は、特に限定されるものではないが、イ
オン注入が好ましい。イオン注入の条件、例えば、ドー
ズ及び注入エネルギー等は、上述の元素の種類、第１の
ＳｉＧｅ層の膜厚等に応じて、適宜設定することができ
る。例えば、１×１０¹⁵〜１×１０¹⁷ｃｍ ^-2程度のドー
ズ、より好ましくは１×１０¹⁶〜１×１０¹⁷ｃｍ^-2のド
ーズが挙げられる。また、注入エネルギーは、第１のＳ
ｉＧｅ層と第１のシリコン基板との界面から、シリコン
基板側に５０ｎｍ程度以上深い位置（好ましくは５０〜
１００ｎｍ程度の位置）にピークがくるように設定する
ことが、ＳｉＧｅ層中の欠陥抑制及びＳｉＧｅ層の薄膜
化防止のために望ましい。例えば、２０〜１５０ｋｅＶ
程度の注入エネルギーが挙げられ、より具体的には、Ｓ
ｉＧｅ層の膜厚が２００ｎｍ程度の場合で、水素を用い
る場合には、２５〜３５ｋｅＶ程度が挙げられる。な
お、この注入の際、注入深さを浅くするために、ＳｉＧ
ｅ層表面に、酸化膜や窒化膜等の絶縁膜等によるカバー
膜を形成した後、このカバー膜を通してイオン注入を行
ってもよい。

【００１８】熱処理は、当該分野で公知の方法及び条件
が利用できる。具体的には、炉アニール、ランプアニー
ル等が挙げられ、不活性ガス雰囲気、大気雰囲気、窒素
ガス雰囲気、酸素ガス雰囲気、水素ガス雰囲気等下で、
６００〜９００℃の温度範囲で、５〜３０分間程度行う
ことができる。また、この熱処理においては、ＳｉＧｅ
層の表面平坦化等を考慮して、上記のようなカバー膜を
付して、熱処理してもよい。これにより、第１のＳｉＧ
ｅ層と第１のシリコン基板との界面に欠陥層を形成する
とともに、イオンが通過した領域におけるＳｉＧｅ層の
結晶性を回復させ、歪みを緩和させることができる。な
お、本発明においては、工程（ｂ）の後、工程（ｃ）の
前に、第１のＳｉＧｅ層上に第２のＳｉＧｅ層を形成し
てもよいし、第１のＳｉＧｅ層上に第２のシリコン層を
形成してもよいし、第１のＳｉＧｅ層上に第２のＳｉＧ
ｅ層と第２のシリコン層とをこの順に形成してもよい。

【００１９】第２のＳｉＧｅ層は、第１のＳｉＧｅ層と
同様の方法により形成することができる。第２のシリコ
ン層は、公知の方法、例えば、ＣＶＤ法、スパッタ法等
の種々の方法により形成することができる。なかでも、
ＣＶＤ法によるエピタキシャル成長法により形成するこ
とが好ましい。この場合の成膜条件は、当該分野で公知
の条件を選択することができ、特に、成膜温度は、例え
ば、４００〜７００℃程度が適当である。

【００２０】工程（ｃ）において、得られた基板上に、
酸化膜を介して第２のシリコン基板を張り合わせる。酸
化膜は、先の工程において得られた基板を熱処理するこ
とによりその表面に形成された酸化膜でもよいし、第２
のシリコン基板に、あらかじめ、例えば、熱酸化、ＣＶ
Ｄ法等の当該分野で公知の方法で形成した酸化膜であっ
てもよい。なかでも、後者の方が好ましい。なお、先の
工程において得られた基板を熱処理することにより酸化
膜を形成する場合には、ゲルマニウムよりもシリコンの
方が酸化されやすいため、ＳｉＧｅ層の表面が酸化され
た結果、ＳｉＧｅ層のゲルマニウム濃度が酸化の程度に
応じて高くなる。張り合わせを行う場合は、張り合わせ
表面に異物が存在していると、ボイド欠陥の発生の原因
となり、製造歩留まりが低下するため、両基板表面は、
清浄化しておくことが好ましい。清浄化は、水、無機又
は有機溶媒等での洗浄等の当該分野で公知の方法を利用
して行うことが好ましい。張り合わせは、公知の張り合
わせ技術を利用して行うことができる。

【００２１】工程（ｄ）において、第１及び第２のシリ
コン基板を欠陥層で分割し、得られた第２のシリコン基
板の表面に残存する欠陥層を除去する。第１及び第２の
シリコン基板を欠陥層で分割する方法としては、例え
ば、４００〜６００℃の低温で熱処理を行うことによ
り、欠陥層に、上記のように導入した元素に起因して形
成されるマイクロキャビティーを成長させ、両者を剥離
することにより行うことができる。このように剥離した
第２のシリコン基板の表面には、欠陥層の一部が残存す
ることになる。欠陥層を除去する方法としては、公知の
方法、例えば、酸又はアルカリ溶液等を用いたウェット
エッチング、スパッタ法やＲＩＥ法等のドライエッチン
グ、ＣＭＰ法等が挙げられる。欠陥層を除去する場合に
は、その表面を平坦化させることが好ましく、ＣＭＰ法
が適当である。なお、分割した後又は欠陥層を除去した
後に、先の工程での酸化膜を介した張り合わせの強度を
上げるために、熱処理、例えば８００〜１２００℃程度
の高温熱処理を行うことが好ましい。

【００２２】工程（ｅ）において、前記第１のＳｉＧｅ
層上に第２のシリコン層を形成する。シリコン層の形成
は、上記と同様の方法により形成することができる。上
記の工程の後、得られた基板に、公知の半導体装置の製
造プロセスに従って、任意に、素子分離領域の形成、ゲ
ート絶縁膜、ゲート電極、サイドウォールスペーサ及び
ソース／ドレイン領域、層間絶縁膜等を形成することに
より、半導体装置を完成することができる。以下に、本
発明の半導体装置及びその製造方法を図面に基づいてよ
り詳細に説明する。

【００２３】まず、図１（ａ）に示したように、第１の
シリコン基板１上に公知のＣＶＤ技術を用いＳｉＨ₄と
ＧｅＨ₄との混合ガス中、５００℃の温度でエピタキシ
ャル成長を行い、圧縮歪みを有したＧｅ濃度２０％の第
１のＳｉＧｅ層２を、膜厚２００ｎｍで形成する。第１
のＳｉＧｅ層２の膜厚とＧｅ濃度とは成長直後の結晶欠
陥抑制のため、その上限が決まっており、Ｇｅ濃度が高
い場合はその膜厚を薄くする必要がある。ただし、臨界
膜厚は、ＳｉＧｅの成長温度依存性が大きく、低温で形
成するとその膜厚を厚く設定できる。例えば、成長温度
を６００℃に上げると、Ｇｅ濃度２０％の場合には臨界
膜厚は２０ｎｍと大きく制限される。

【００２４】なお、トランジスタをこの実施の形態の基
板上に作製する場合に、そのソース／ドレインの拡散層
と欠陥層との距離を離し、接合部のリーク電流を抑制す
るために、ドレイン部での空乏層とその欠陥層を離す必
要がある。そのために、ＳｉＧｅの歪み緩和のための熱
処理後、必要に応じてその上に同様のＣＶＤ技術を用い
てＳｉＧｅ層を再成長させることが好ましい。例えば、
接合深さ０．１μｍ、基板濃度５×１０¹⁶cｍ²、ドレイ
ン−基板間電位差１．５Ｖの時には、ＳｉＧｅの最終膜
厚は３５０ｎｍ程度以上に設定する必要があるために、
後で第２のＳｉＧｅ層を成長する必要がある。

【００２５】次に、公知のイオン注入技術を用い、水素
イオンを、例えば３×１０¹⁶ｃｍ^-2のドーズでイオン注
入する。注入エネルギーは、５〜３０ｋｅＶ程度が挙げ
られる。その後、８００℃、アルゴンガス中でアニール
を行い、図１（ｂ）に示すように、第１のＳｉＧｅ層２
と第１のシリコン基板１との界面下部に局所的な欠陥層
３を生成し、圧縮歪みをもつ第１のＳｉＧｅ層２の歪み
緩和を行う。なお、ＳｉとＳｉＧｅとの歪みはすべて局
所的な欠陥層３で緩和することができるので、第１のＳ
ｉＧｅ層２中の欠陥発生を抑制できる。

【００２６】続いて、図１（ｃ）に示したように、公知
のＣＶＤ技術を用い、ＳｉＨ₄とＧｅＨ₄との混合ガス
中、５００℃の温度でエピタキシャル成長を行い、無歪
みのＧｅ濃度２０％の第２のＳｉＧｅ層４を膜厚１５０
ｎｍで形成する。ここで、第２のＳｉＧｅ層４の膜厚
は、前述したとおり、ＳｉＧｅ層２、４の最終膜厚を３
５０ｎｍ以上に設定するために、１５０ｎｍ以上に設定
する。その後、公知のＣＶＤ技術を用い、ＳｉＨ₄ガス
中、６００℃の温度でエピタキシャル成長を行い、第１
のＳｉ層５を膜厚１５ｎｍで形成する。ここで、第１の
Ｓｉ層５は、後の工程でシリコン基板を張り合わせると
きの接着層として用いる。その膜厚上限は、無歪みＳｉ
Ｇｅ層上に成長する場合、欠陥発生の臨界の膜厚で決ま
っており、その成長温度６００℃、下地のＳｉＧｅ層４
のＧｅ濃度が２０％の時には、１５ｎｍ程度以下に設定
する必要がある。

【００２７】次に、第２のシリコン基板６上に公知の熱
酸化法により酸素雰囲気中、１０００℃の温度で、膜厚
１００ｎｍ程度のＳｉＯ₂膜７を形成する。その後、図1
（ｄ）に示すように第１のシリコン基板１上の第１のＳ
ｉ層５と第２のシリコン基板上のＳｉＯ₂膜７を、公知
の貼り合わせ技術を用いて貼り合わせる。貼り合わせ
後、公知の技術により、４００〜６００℃の低温の熱処
理を行い、欠陥層３において、水素により形成されるマ
イクロキャビティーを成長させ、図１（ｅ）に示したよ
うに、第１のシリコン基板と第２のシリコン基板とをそ
の欠陥層３を境に剥離する。これにより、第１のシリコ
ン膜５、第２のＳｉＧｅ膜４及び第１のＳｉＧｅ膜２が
ＳｉＯ₂膜７上に積層されたベースウエーハが作製され
る。

【００２８】その後、第２のシリコン基板６上のＳｉＯ
₂膜７と第１のシリコン層５との接着強度を上げるため
に、１０００℃以上の高温アニールを行う。さらに、剥
離表面を公知の研磨技術を用い、シリコン基板と同じレ
ベルまで表面平坦化を行う。次いで、図１（ｆ）に示す
ように、リラックスした第１のＳｉＧｅ層２上に公知の
ＣＶＤ技術を用い、ＳｉＨ₄ガス中、７００℃で第２の
Ｓｉ層８を、膜厚１０ｎｍ程度でエピタキシャル成長す
る。ここで、第２のＳｉ膜８の厚さは、結晶欠陥の発生
を防止するために臨界の膜厚があり、下地のＳｉＧｅ層
のＧｅ濃度が高いほど薄くする必要がある。また、この
基板を用いてＭＯＳトランジスタを作製する場合、その
製造工程の最高の熱処理温度が高いほど薄くする必要が
ある。

【００２９】本発明に基づき作製した基板は、図１
（ｆ）に示すように最上層に引っ張り歪みを有する第２
のＳｉ層８を有し、この上にゲート酸化膜及びゲート電
極を形成することにより、引っ張り歪みをもつＳｉ層中
にチャネルを形成することができ、したがって、電子及
び正孔の移動度を通常のＳｉに対し、約２倍程度向上さ
せることが可能となり、高速のＣＭＯＳ集積回路を実現
できる。

【００３０】

【発明の効果】本発明によれば、表面に酸化膜が形成さ
れたシリコン基板上に、シリコン層、実質的に歪のない
ＳｉＧｅ層、歪が緩和されたＳｉＧｅ層及び歪みを有す
るシリコン層がこの順で形成されてなるため、従来問題
となっていた歪みが緩和したＳｉＧｅ層中に、結晶欠陥
がほとんど存在せず、良好な歪みを有するシリコン層を
実現することができるとともに、この歪み、すなわち引
っ張り歪みを有するシリコン層中にチャネルが形成され
る高速移動度を図る半導体装置を作製することが可能と
なる。特に、実質的に歪のないＳｉＧｅ層及び歪が緩和
されたＳｉＧｅ層が１０〜４０ａｔｍ％のＧｅ濃度であ
る場合には、結晶欠陥が抑制されたＳｉＧｅ層を得るた
めに十分な膜厚を確保することができ、特に、このよう
な基板を用いて半導体装置を作製した場合の、ｐｎ接合
部のリーク電流を抑制することが可能となる。

【００３１】また、本発明によれば、簡便な方法によ
り、従来、シリコン基板上に結晶欠陥の発生防止が困難
であった厚膜のＳｉＧｅ層を形成することが可能とな
り、その膜厚の制限を原理的に解消させることができ、
この基板を用いた半導体装置の設計の自由度を大きく向
上させることができるとともに、高速、高性能の半導体
装置を歩留まりよく製造することが可能となり、製造コ
ストの減少を図ることができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。

【図２】従来のＮＭＯＳトランジスタの構成を示す要部
の概略断面図である。

【図３】従来のＰＭＯＳトランジスタの構成を示す要部
の概略断面図である。

【符号の説明】

１第１のシリコン基板２第１のＳｉＧｅ層３欠陥層４第２のＳｉＧｅ層５第１のシリコン層６第２のシリコン基板７ＳｉＯ₂膜８第２のシリコン層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 ３２１Ｃ 27/08 ３３１ 29/80 Ｈ 27/092 29/78 ６１８Ｅ 27/12 ６１８Ｂ 29/778 ６２７Ｄ 29/786 29/812 Ｆターム(参考） 5F048 AC03 AC10 BA03 BA14 BA15 BA16 BB05 BC06 BC16 5F052 KA01 KB01 5F102 GB01 GC01 GD10 GJ02 GK02 GL02 GL08 GL09 GM02 GQ01 5F110 AA01 AA07 BB04 CC02 DD05 DD13 GG01 GG02 GG03 GG04 GG12 GG13 GG14 GG19 GG24 GG42 GG43 GG44 HM15 NN65 NN66 QQ17

Claims

【特許請求の範囲】

【請求項１】表面に酸化膜が形成されたシリコン基板
上に、シリコン層、実質的に歪のないＳｉＧｅ層、歪が
緩和されたＳｉＧｅ層及び歪みを有するシリコン層がこ
の順で形成されてなる半導体基板。
【請求項２】実質的に歪のないＳｉＧｅ層及び歪が緩
和されたＳｉＧｅ層が、１０〜４０ａｔｍ％のＧｅ濃度
である請求項１に記載の半導体基板。
【請求項３】（ａ）第１のシリコン基板上に第１のＳ
ｉＧｅ層を形成し、（ｂ）前記第１のＳｉＧｅ層と第１
のシリコン基板との界面に、これらの層又は基板内で電
気的に中性の元素を導入し、熱処理して前記第１のＳｉ
Ｇｅ層と第１のシリコン基板との界面に歪緩和のための
欠陥層を形成し、（ｃ）得られた基板上に、酸化膜を介
して第２のシリコン基板を張り合わせ、（ｄ）第１及び
第２のシリコン基板を前記欠陥層で分割し、得られた第
２のシリコン基板の表面に残存する前記欠陥層を除去
し、（ｅ）前記第１のＳｉＧｅ層上に第２のシリコン層
を形成することからなる半導体基板の製造方法。
【請求項４】工程（ｂ）の後に、さらに、第１のＳｉＧ
ｅ層上に第２のＳｉＧｅ層及び／又はシリコン層を形成
する請求項３に記載の方法。
【請求項５】工程（ｃ）において、得られた熱酸化する
ことによりその表面に酸化膜を形成する請求項３又は４
に記載の方法。
【請求項６】工程（ｃ）において、あらかじめ表面に酸
化膜を形成した第２のシリコン基板を用いる請求項３〜
５のいずれか１つに記載の方法。
【請求項７】電気的に中性の元素の導入を、第１のＳ
ｉＧｅ層と第１のシリコン基板との界面のシリコン基板
側に行う請求項３〜６のいずれか１つに記載の方法。
【請求項８】電気的に中性の元素が水素であり、１×１
０¹⁶〜１×１０¹⁷ｃｍ^-2のドーズでのイオン注入により
導入する請求項３〜７のいずれか１つに記載の方法。
【請求項９】請求項１又は２に記載の半導体基板上に
形成されてなる半導体装置。