JP4691989B2

JP4691989B2 - 炭化けい素半導体素子の製造方法

Info

Publication number: JP4691989B2
Application number: JP2005000726A
Authority: JP
Inventors: 崇辻
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-01-27
Filing date: 2005-01-05
Publication date: 2011-06-01
Anticipated expiration: 2025-01-05
Also published as: JP2005244180A

Description

本発明は炭化けい素半導体素子の製造方法に関し、特に素子の半導体材料に炭化けい素を用いて形成されたＭＯＳ型のゲート構造を有する炭化けい素半導体素子の製造方法に関する。

炭化けい素（ＳｉＣ）は、バンドギャップが例えば４Ｈ−ＳｉＣで３．２５ｅＶとシリコン（Ｓｉ）の１．１２ｅＶに比べて３倍程度大きく、また、電界強度がＳｉよりも１桁近く大きい（２〜４ＭＶ／ｃｍ）ことから、電力半導体素子への利用が検討されている。一般に電力半導体素子のオン状態における素子の抵抗（以下「オン抵抗」という。）は、電界強度の３乗に反比例し、また、キャリア移動度に反比例することが知られている。ＳｉＣのキャリア移動度がＳｉより低いことを考慮しても、ＳｉＣではＳｉに比べて数百分の１にオン抵抗を低減することができ、ＳｉＣ半導体素子は、次世代の電力用半導体素子として期待されている。これまでに、ダイオード、トランジスタ、サイリスタなど、ＳｉＣを用いた様々な素子が試作されている。そのような素子には、例えば、ＭＯＳ型のゲートを有するＭＯＳ電界効果トランジスタ（以下「ＭＯＳＦＥＴ」と記す。）であって、チャネル二重拡散構造を有するＤＩ（Double Implanted）ＭＯＳＦＥＴや、ゲート電極をトレンチ（Ｕ字溝）に埋め込んだ構造を有するＵＭＯＳＦＥＴ等もある。

図１５はＳｉＣを用いた従来の縦型ＤＩＭＯＳＦＥＴの要部断面図である。この図１５にはＳｉＣを用いたｎチャネルＤＩＭＯＳＦＥＴの１セルの断面を図示している。
図１５に示すＳｉＣ縦型ＤＩＭＯＳＦＥＴ１００は、低抵抗ｎ型ＳｉＣ基板１０１の表面上にＳｉＣのエピタキシャル成長によってｎ型ドリフト層１０２が形成された構造を有する。このｎ型ドリフト層１０２の表層部には、アルミニウム（Ａｌ）等をイオン注入してｐ型ベース領域１０３が形成され、さらに窒素（Ｎ）やリン（Ｐ）等をイオン注入してｐ型ベース領域１０３に囲まれるようにｎ型ソース領域１０４が形成される。そして、これらの上にゲート酸化膜１０５を介してポリシリコンでゲート電極１０６が形成され、このゲート電極１０６は絶縁膜１０７で被覆される。ｐ型ベース領域１０３およびｎ型ソース領域１０４の上には、両領域に共に接触するソース電極１０８が形成され、また、ｎ型ＳｉＣ基板１０１の裏面にはドレイン電極１０９が形成される。

このＳｉＣ縦型ＤＩＭＯＳＦＥＴ１００では、ゲート電極１０６直下のｐ型ベース領域１０３のｎ型ソース領域１０４とｎ型ドリフト層１０２に挟まれた領域がチャネル領域１１０となる。ｐ型ベース領域１０３およびｎ型ソース領域１０４のイオン注入による形成時には、ＭＯＳＦＥＴの特性向上のため、このチャネル領域１１０の長さＬ１を各セル間で均一にすることが重要になり、従来、長さ制御を行ってチャネル領域１１０を形成する方法も提案されている（例えば特許文献１参照）。

このようなＳｉＣ縦型ＤＩＭＯＳＦＥＴ１００において、あらかじめソース電極１０８をアース電位にしておき、ゲート電極１０６に十分大きな負バイアスを印加すると、チャネル領域１１０は正孔が誘起された蓄積状態になり、電流は流れない。ドレイン電極１０９に正の高電圧を印加すると、ｎ型ドリフト層１０２とｐ型ベース領域１０３の間の接合が逆バイアス状態になるので、空乏層がｎ型ドリフト層１０２およびｐ型ベース領域１０３に広がり、電流が低く抑えられたまま高電圧が維持され、これがオフ状態である。この状態からゲート電極１０６に十分大きな正バイアスを印加すると、チャネル領域１１０に電子が誘起されて反転状態になり、電子がソース電極１０８、ｎ型ソース領域１０４、チャネル領域１１０（反転層）、ｎ型ドリフト層１０２、ｎ型ＳｉＣ基板１０１、ドレイン電極１０９の順に流れるオン状態になる。ここでゲート電極１０６に再び負バイアスを印加すると反転層は消滅し、電子の流れる経路が遮断されてオフ状態になる。

ＳｉＣ縦型ＤＩＭＯＳＦＥＴ１００のオン抵抗は、ソース電極１０８の接触抵抗、ソース抵抗、反転層のチャネル抵抗、電子がｎ型ドリフト層１０２のゲート酸化膜１０５との界面近傍を移動するときの蓄積抵抗、電子がｎ型ドリフト層１０２をゲート酸化膜１０５近傍からｎ型ＳｉＣ基板１０１に向かって流れるときにｎ型ドリフト層１０２がｐ型ベース領域１０３に挟まれていることによって生じるＪＦＥＴ抵抗、ｐ型ベース領域１０３を除いたｎ型ドリフト層１０２の厚さ方向の抵抗、基板抵抗、そしてドレイン電極１０９の接触抵抗の各抵抗成分の総和になる。

このＳｉＣ縦型ＤＩＭＯＳＦＥＴ１００は、（１）原理的にビルトイン電圧がないのでオン電圧をバイポーラデバイスに比べて低くできる、（２）ユニポーラデバイスなのでオン状態時に素子内でキャリアの蓄積がなくスイッチングロスが小さい、（３）ゲート電極１０６に正負の電圧を印加してオンオフ動作させる電圧駆動であるので駆動回路が簡単になる、等の長所がある。

また、図１６はＳｉＣを用いた従来の縦型ＵＭＯＳＦＥＴの要部断面図である。この図１６にはＳｉＣを用いたｎチャネルＵＭＯＳＦＥＴの１セルの断面を図示している。
図１６に示すＳｉＣ縦型ＵＭＯＳＦＥＴ２００は、上記ＳｉＣ縦型ＤＩＭＯＳＦＥＴ１００と同じく、低抵抗ｎ型ＳｉＣ基板２０１の表面上にＳｉＣのエピタキシャル成長によってｎ型ドリフト層２０２が形成された構造を有する。そして、この上に更にＳｉＣのエピタキシャル成長によってｐ型ベース領域２０３が形成され、その表層部に窒素やリン等のイオン注入によってｎ型ソース領域２０４が形成された後に、ＲＩＥ（Reactive Ion Etching）法によってｎ型ドリフト層２０２に達するトレンチが形成される。このトレンチを覆うようにしてゲート酸化膜２０５、ゲート電極２０６および絶縁層２０７が形成される。ｐ型ベース領域２０３およびｎ型ソース領域２０４の上には、両領域に共に接触するようソース電極２０８が形成され、また、ｎ型ＳｉＣ基板２０１の裏面にはドレイン電極２０９が形成される。このＳｉＣ縦型ＵＭＯＳＦＥＴ２００では、ｐ型ベース領域２０３のｎ型ソース領域２０４とｎ型ドリフト層２０２に挟まれた領域がチャネル領域２１０となる。

このようなＳｉＣ縦型ＵＭＯＳＦＥＴ２００のオンオフ動作は、上記ＳｉＣ縦型ＤＩＭＯＳＦＥＴ１００の動作と同様である。しかし、ＳｉＣ縦型ＵＭＯＳＦＥＴ２００のオン抵抗は、構造上ＳｉＣ縦型ＤＩＭＯＳＦＥＴ１００では加算されていた蓄積抵抗およびＪＦＥＴ抵抗が発生しないという長所がある。また、ＪＦＥＴ抵抗が存在しないので、隣り合わせのｐ型ベース領域２０３間の距離を小さくすることができ、セルピッチを小さくできるため、オン抵抗をＳｉＣ縦型ＤＩＭＯＳＦＥＴ１００のときより小さくできるというメリットがある。

また、従来、ＳｉＣ半導体素子については、その特性改善を目的とした種々の提案がなされている。例えばＳｉＣ層表層部に設けられたチャネル領域とゲート絶縁膜との間にＳｉＣ層表面の熱酸化によって結合膜を形成してチャネル領域とゲート絶縁膜の界面を良好にし、キャリアのトラップや散乱を抑制してキャリア移動度を向上させる試みがなされている（例えば特許文献２参照）。
特開２０００−２２１３７号公報（段落番号〔００３５〕〜〔００４４〕，図１，図２）特開２００２−２２２９５０号公報（段落番号〔００４５〕〜〔００４７〕，図４）

ところで、ＳｉＣ半導体素子の設計耐圧を上げていくと、素子内に存在する抵抗成分のうちドリフト層の抵抗のみが次式（１）に従って増加する。
Ｒ_drift＝４ＢＶ²／（μεＥ_CR ³）……（１）
ここで、ＢＶは絶縁耐圧、μはキャリア移動度、εは半導体の誘電率、Ｅ_CRは半導体の臨界電界強度である。この式（１）のＲ_driftがユニポーラデバイスの最小オン抵抗であり、このオン抵抗と絶縁耐圧との関係は理論上のオン抵抗の下限値を示すユニポーラリミットと呼ばれる。

しかし、ＳｉＣ半導体素子では、上記のようにドリフト層抵抗のほかにも様々な抵抗成分が存在している。これらの抵抗成分のためにＳｉＣ半導体素子の実際のオン抵抗はユニポーラリミットからは離れ、特に絶縁耐圧が低くなるほどこれら抵抗成分のドリフト層抵抗に対する割合が増加していくという問題点があった。

例えばＭＯＳＦＥＴの場合には、次式（２）で表されるチャネル抵抗が大きな割合を占めるようになる。
Ｒ_CH＝Ｌ／｛ＷＣ_OXμ_n（Ｖ_G−Ｖ_T）｝……（２）
ここで、Ｌはチャネル長、Ｗはチャネル幅、Ｃ_OXは酸化膜容量、μ_nは電子移動度、Ｖ_Gはゲート電圧、Ｖ_Tはゲートのしきい値電圧である。

また、ＪＦＥＴの場合には、ゲート領域で挟まれるドリフト層の距離が小さければそこでＪＦＥＴ抵抗が発生する。ゲート領域で挟まれるドリフト層の距離を十分広げるとＪＦＥＴ抵抗を無視できるほどに下げることができるが、その場合にはゲート領域の深さ分を通過するときに発生する次式（３）で表される抵抗成分が新たに総抵抗に加わってしまうようになる。

Ｒ＝Ｌ_JFET／（ｑμ_nｎ）・（Ratio）……（３）
ここで、Ｌ_JFETはゲート領域の深さ、ｑは電荷素量、μ_nは電子移動度、ｎはドリフト層の電子密度、（Ratio）は各セルのゲート領域で挟まれるドリフト層の領域の各セル全体に占める面積の割合である。

このようにオン抵抗には様々な抵抗成分が寄与しているが、ＭＯＳＦＥＴ、ＪＦＥＴいずれの場合においても、抵抗値は電子移動度μ_nによって大きく左右される。この電子移動度μ_nは、ＪＦＥＴの場合にはバルクの移動度である。また。ＭＯＳＦＥＴの場合、電子移動度μ_nは、電子がＳｉＣとゲート酸化膜の界面に存在するトラップ準位に捕獲されて実際に伝導に寄与する電子数が少なくなったり、トラップされた電子がクーロン散乱を起こしたりするため、バルクの移動度よりは低くなってしまう。そのため、界面準位を下げたり、その界面からチャネルを離して界面準位の影響を最小限にしようとしたりする試みもなされている。目標は、できるだけ電子移動度μ_nをバルクの値に近づけることである。しかしながら、電子移動度μ_nをバルクの値に近づけることができたとしても、例えば１ｋＶ以下の低絶縁耐圧ではチャネル抵抗がドリフト層抵抗に対して大きな割合を占めてしまうという問題は依然として残る。

本発明はこのような点に鑑みてなされたものであり、素子内部でのキャリア移動度を飛躍的に向上させ、低絶縁耐圧であってもオン抵抗を大幅に低減したＳｉＣ半導体素子の製造方法を提供することを目的とする。

本発明では上記問題を解決するために、第１導電型のＳｉＣ基板の表面上にＳｉＣを用いて形成された第１導電型ドリフト層と、ＳｉＣを用いて前記第１導電型ドリフト層に接合して形成された第２導電型ベース領域と、ＳｉＣを用いて前記第２導電型ベース領域に接合して形成された第１導電型ソース領域と、を有し、前記第１導電型ドリフト層と前記第１導電型ソース領域とに挟まれた前記第２導電型ベース領域の一部をチャネル領域とし、前記チャネル領域を覆うようにゲート絶縁膜を介して形成されたゲート電極と、前記第２導電型ベース領域と前記第１導電型ソース領域とに共に接触して形成されたソース電極と、前記ＳｉＣ基板の裏面に形成されたドレイン電極と、を有するＳｉＣ半導体素子の製造方法において、キャリアが流れる領域を構成するＳｉＣに応力を与えて結晶格子間隔を変化させる工程を有することを特徴とするＳｉＣ半導体素子の製造方法が提供される。
本発明の一観点によれば、Ａｌ _x Ｇａ _1-x Ｎ（０≦ｘ≦１）からなる膜を形成し、前記膜上に前記キャリアが流れる領域を構成するＳｉＣを形成することによって、前記キャリアが流れる領域を構成するＳｉＣに応力を与えて結晶格子間隔を変化させるＳｉＣ半導体素子の製造方法が提供される。
また、本発明の一観点によれば、前記キャリアが流れる領域を構成するＳｉＣに対してアルゴンのイオン注入およびアニールを行うことによって、前記キャリアが流れる領域を構成するＳｉＣに応力を与えて結晶格子間隔を変化させるＳｉＣ半導体素子の製造方法が提供される。
また、本発明の一観点によれば、ＳｉＣに対してアルゴンのイオン注入およびアニールを行った後、前記イオン注入および前記アニールを行ったＳｉＣ上に更に前記キャリアが流れる領域を構成するＳｉＣを形成することによって、前記キャリアが流れる領域を構成するＳｉＣに応力を与えて結晶格子間隔を変化させるＳｉＣ半導体素子の製造方法が提供される。

このようなＳｉＣ半導体素子の製造方法によれば、ＳｉＣ半導体素子内のキャリアが流れる領域に用いられるＳｉＣに応力を与え、その結晶格子間隔を変化させる。これにより、その領域でのキャリア移動度は増加し、その結果、その領域で生じる抵抗が低減されるようになる。これは、そのようなキャリアが流れる領域が応力を与えられることで歪みを導入され、それによってＳｉＣのバンド構造、特に伝導帯底の縮退が解かれ、バンド間散乱が抑制され、また、電子の有効質量が減少するようになるためである。

本発明のＳｉＣ半導体素子の製造方法は、ＳｉＣ半導体素子内のキャリアが流れる領域を構成するＳｉＣに応力を与え、その結晶格子間隔を変化させる。それにより、その領域におけるキャリア移動度を向上させ、抵抗を低減させることが可能になり、低絶縁耐圧でもユニポーラリミットに近く、オン抵抗の低い高性能なＳｉＣ半導体素子を実現できるようになる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
本発明のＳｉＣ半導体素子の製造方法においては、素子の半導体材料として用いるＳｉＣに応力を与え、ＳｉＣ半導体の結晶格子間隔が、応力を与えない場合の結晶格子間隔とは異なる領域を形成し、その領域をキャリアが流れるようにする。応力を与える方法のひとつとして、例えば、まず窒化アルミニウム（ＡｌＮ）および／または窒化ガリウム（ＧａＮ）からなる薄膜（Ａｌ_xＧａ_1-xＮ，０≦ｘ≦１）を形成し、この薄膜上にチャネル領域等のキャリアが流れる領域を構成するＳｉＣを結晶成長させることにより、その薄膜上のＳｉＣに引っ張り応力あるいは圧縮応力を与えることができる。なお、以下では、Ａｌ_xＧａ_1-xＮ薄膜（０≦ｘ≦１）を単に「ＡｌＧａＮ薄膜」と記す。ただし、このＡｌＧａＮ薄膜には、特に示した場合を除き、ＡｌＮとＧａＮとの混晶からなる薄膜である場合のほか、ＡｌＮからなる薄膜（ｘ＝１）あるいはＧａＮからなる薄膜（ｘ＝０）である場合もあるものとする。

図１は引っ張り応力が与えられている場合におけるＳｉＣの伝導帯および価電子帯端部のバンド構造を示す図、図２は応力が与えられていない場合におけるＳｉＣの伝導帯および価電子帯端部のバンド構造を示す図である。

まず、図２に示すように、ＳｉＣに応力が与えられていない場合には、第１ブリルアンゾーン内に存在する等電位面の形状はどれも同じであり、このとき、伝導帯底のバンドは縮退している。そして、図１に示すように、ＳｉＣに引っ張り応力が与えられ、各結晶軸での結晶格子間隔が応力の与えられていない場合と異なる、すなわち結晶が歪むと、第１ブリルアンゾーン内の電子の等電位面の形状を互いにわずかに変化させることが可能になる。その結果、伝導帯底のバンドの縮退は解け、伝導帯底あるいは価電子帯頂上のバンドを分離させることができるようになる。このような場合、伝導電子は、低いエネルギーを持つバンドに優先的に入る。同じエネルギーを持つバンドの数が減るため、同エネルギーの異なるバンド間のキャリア同士の散乱は抑制され、その結果、電子の移動度が向上するようになる。

また、ＳｉＣに引っ張り応力が与えられている場合には、引っ張り応力が与えられていない場合に現れる等電位面の一部の等電位面しか現れない。したがって、応力が与えられていない場合には、等電位面の面内に異方性がないため電子の有効質量に面内異方性がなくその移動度に異方性がないが、引っ張り応力が与えられることで電子の移動度に異方性が発現するようになる。電子を有効質量が最小になるような方向に流すことによって、その移動度を、応力が与えられていない場合より大きく向上させることが可能になる。（図１上図および図２上図。）
正孔についても、価電子帯端部における軽い正孔と重い正孔のバンドの縮退が歪みによって解け、軽い正孔バンドが上に押し上げられ、正孔はこのバンドを優先的に占有するようになる。それにより、正孔による谷間散乱が抑制され、その有効質量が減少するので、その移動度が向上するようになる。（図１下図および図２下図。）
ＳｉＣへの歪みの導入には、上記のように例えばＡｌＧａＮ薄膜が用いられる。これは、ＳｉＣ、ＡｌＮ、ＧａＮの結晶格子定数の違いを利用するためである。

単位格子セルの六角形の一辺の長さａと、ｃ軸方向の単位格子セルの長さｃの値は、ＡｌＮがａ＝３．１１２×１０^-10ｍ，ｃ＝４．９８２×１０^-10ｍ、ＧａＮがａ＝３．１８９×１０^-10ｍ，ｃ＝５．１８６×１０^-10ｍである。また、ＳｉＣでは、４Ｈ−ＳｉＣがａ＝３．０７３×１０^-10ｍ，ｃ＝１０．０５３×１０^-10ｍ、６Ｈ−ＳｉＣがａ＝３．０８０６×１０^-10ｍ，ｃ＝１５．１１７３×１０^-10ｍである。ここで、ＡｌＮおよびＧａＮの結晶型は２Ｈ型であり、これに対応する４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣのｃ軸方向の長さはそれぞれｃ／２（＝１０．０５３×１０^-10／２＝５．０２６５×１０^-10ｍ）、ｃ／３（＝１５．１１７３×１０^-10／３＝５．０３９１×１０^-10ｍ）となる。

このように、ＳｉＣ、ＡｌＮ、ＧａＮの結晶格子定数は異なるが非常に近い値であり、ＳｉＣをその結晶格子定数に近いＡｌＧａＮ薄膜上に成長させることで、その結晶に歪みが導入されるようになる。さらに、ＡｌＮとＧａＮの成分比を変化させればＡｌＧａＮ薄膜の結晶格子定数を変化させることができるので、その結晶格子定数に応じてその上に成長されるＳｉＣに引っ張り応力も圧縮応力も与えることが可能である。

また、ＡｌＮおよびＧａＮは、ＳｉＣと同等以上の最大破壊電界強度を有しているので、ＳｉＣ半導体素子にＡｌＧａＮ薄膜を用いてもその絶縁耐圧の低下を招くことはない。さらにまた、ＡｌＮおよびＧａＮは、その昇華温度が１６００℃以上と高温であり、一般に行われているＳｉＣの成長温度である１５００℃より高いため、ＡｌＧａＮ薄膜形成後のＳｉＣの結晶成長が容易であり、結晶性の良いＳｉＣを形成することが可能である。

ＳｉＣに応力を与えて歪みを導入するためには、このようにＡｌＧａＮ薄膜を用いる方法のほか、ＡｌＧａＮ薄膜を用いずに、ＳｉＣにアルゴン（Ａｒ）をイオン注入してアニールを行うことによって応力を与える方法、素子形成後に素子に機械的圧力を加えることによって内部のＳｉＣに応力を与える方法等を用いることができる。

以下、ＳｉＣ半導体素子の製造方法について具体的に説明する。
まず、第１の実施の形態について説明する。
図３から図６はＳｉＣ縦型ＤＩＭＯＳＦＥＴの各製造工程の要部断面図であって、図３は第１の実施の形態のＡｌＮ薄膜形成工程の要部断面図、図４は第１の実施の形態のＳｉＣ成長工程の要部断面図、図５は第１の実施の形態のベース・ソース領域形成工程の要部断面図、図６は第１の実施の形態の電極形成工程の要部断面図である。

この第１の実施の形態のＳｉＣ縦型ＤＩＭＯＳＦＥＴの形成では、まず、図３に示すように、ｎ型４Ｈ−ＳｉＣの（１−１００）面あるいは（１１−２０）面が露出しているｎ型ＳｉＣ基板１の表面上に、熱ＣＶＤ（Chemical Vapor Deposition）法によりｎ型４Ｈ−ＳｉＣのエピタキシャル層を厚さ５μｍ、ｎ型不純物濃度１×１０¹⁶ｃｍ^-3で成長させ、ｎ型ドリフト層２を形成する。続いて、このｎ型ドリフト層２の上に、ＭＢＥ（Molecular Beam Epitaxy）法により４Ｈ−ＡｌＮを成長させ、ＡｌＮ薄膜３を形成する。

そして、後に素子のチャネル領域がすべて４Ｈ−ＡｌＮ上に来るように、形成したＡｌＮ薄膜３を塩素（Ｃｌ₂）雰囲気中のＲＩＥによりパターニングする。これにより、図４に示したように、後にチャネル領域下となる領域にＡｌＮ薄膜３が残されるようになる。

次いで、図４に示すように、ｎ型ドリフト層２およびＡｌＮ薄膜３上に、ＭＢＥ法によりｎ型４Ｈ−ＳｉＣを厚さ４０ｎｍ成長させ、ＳｉＣ層４を形成する。その際、ＡｌＮ薄膜３上に成長された４Ｈ−ＳｉＣには両者の結晶格子定数の違いから引っ張り応力が与えられ、その結晶格子間隔が引っ張り応力を与えられていない場合に比べて大きくなる。結晶格子間隔の変化は、ＲＨＥＥＤ（Reflective High Energy Electron Diffraction）等を用いて観察することができる。

次いで、図５に示すように、ＳｉＣ層４、ＡｌＮ薄膜３およびｎ型ドリフト層２に対し、ｎ型ドリフト層２表面からの深さ１μｍ、ｐ型不純物濃度１×１０¹⁷ｃｍ^-3のｐ型ベース領域５をアルミニウムのイオン注入により形成する。続いて、ｎ型ドリフト層２表面からの深さ０．３μｍ、ｎ型不純物濃度１×１０¹⁹ｃｍ^-3のｎ型ソース領域６を窒素のイオン注入により形成する。図中２つのＡｌＮ薄膜３に挟まれたｎ型のＳｉＣ層４は、その下層のｎ型ドリフト層２と共にドリフト層の一部として機能する。また、ＡｌＮ薄膜３上でｎ型のＳｉＣ層４とｎ型ソース領域６に挟まれたｐ型ベース領域５は、素子のチャネル領域になる。ｐ型ベース領域５およびｎ型ソース領域６の形成時には、そのチャネル領域の表面の長さＬ２が１μｍになるようにする。また、動作時に（１−１００）面あるいは（１１−２０）面に形成される反転層を流れるキャリアの方向がＳｉＣのｃ軸に垂直になるようｎ型ソース領域６およびチャネル領域を配置する。

次いで、図６に示すように、ゲート酸化膜７ａをゲート絶縁膜として形成し、その上にチャネル領域をすべて覆うようにゲート電極７をポリシリコンにより形成し、ゲート電極７の表面を絶縁膜７ｂで被覆して電極部を構成する。その後、ｐ型ベース領域５およびｎ型ソース領域６に共に接触するようにソース電極８を形成し、ｎ型ＳｉＣ基板１の裏面にドレイン電極９を形成する。

このように第１の実施の形態の製造方法では、ＡｌＮ薄膜３上にチャネル領域となるＳｉＣを結晶成長させてこれに引っ張り応力を与える。これにより、チャネル領域における電子移動度の向上が図られ、チャネル抵抗を低減することができるようになる。

本製造方法を用いてＳｉＣ縦型ＤＩＭＯＳＦＥＴを形成したところ、ＡｌＮ薄膜３を用いずに形成された従来のＳｉＣ縦型ＤＩＭＯＳＦＥＴに比べ、電子移動度が約１００ｃｍ²／Ｖｓから約２００ｃｍ²／Ｖｓに向上し、その結果、チャネル抵抗が約１ｍΩｃｍ²から約０．５ｍΩｃｍ²まで減少した。このことから、本製造方法を用いることにより、たとえ１ｋＶ以下の低絶縁耐圧でもＳｉＣ半導体素子を理論下限値であるユニポーラリミットにより近づけることができるようになるため、ＳｉＣ半導体素子のいっそうの高性能化を図ることができるようになる。

なお、ＳｉＣ縦型ＤＩＭＯＳＦＥＴを形成するこの第１の実施の形態の製造方法においては、４Ｈ−ＳｉＣ、４Ｈ−ＡｌＮに代えて６Ｈ−ＳｉＣ、６Ｈ−ＡｌＮを用いてもよい。また、ＡｌＮに代えてＧａＮやＡｌ_xＧａ_1-xＮ（０＜ｘ＜１）を用いてもよい。また、上記の導電型を反転させてＳｉＣ縦型ＤＩＭＯＳＦＥＴを形成することもできる。

次に、第２の実施の形態について説明する。
図７から図１１はＳｉＣ縦型ＵＭＯＳＦＥＴの各製造工程の要部断面図であって、図７は第２の実施の形態のエピタキシャル成長工程の要部断面図、図８は第２の実施の形態のトレンチ部形成工程の要部断面図、図９は第２の実施の形態のＡｌＮ薄膜形成工程の要部断面図、図１０は第２の実施の形態のＳｉＣおよびベース・ソース領域形成工程の要部断面図、図１１は第２の実施の形態の電極形成工程の要部断面図である。

この第２の実施の形態のＳｉＣ縦型ＵＭＯＳＦＥＴの形成では、まず、図７に示すように、ｎ型４Ｈ−ＳｉＣの（０００１）面が露出しているｎ型ＳｉＣ基板２０の表面上に、熱ＣＶＤ法により順次４Ｈ−ＳｉＣのｎ型ドリフト層２１、ｐ型ベース層２２およびｎ型ソース層２３をエピタキシャル成長させる。ｎ型ドリフト層２１、ｐ型ベース層２２およびｎ型ソース層２３に用いる不純物や不純物濃度は、例えば、第１の実施の形態のＳｉＣ型ＤＩＭＯＳＦＥＴにおけるｎ型ドリフト層２、ｐ型ベース領域５およびｎ型ソース領域６とそれぞれ同じとする。

次いで、図８に示すように、ＲＩＥにより垂直にｎ型ソース層２３およびｐ型ベース層２２を貫通してｎ型ドリフト層２１に達するトレンチ２４を形成する。このとき、ｎ型ＳｉＣ基板の（０００１）面側から見たトレンチ２４の形状は、ストライプ状になるようにする。トレンチ２４の形成後は、全面にＭＢＥ法により４Ｈ−ＡｌＮを厚さ１００ｎｍで成長させ、Ｃｌ₂雰囲気中のＲＩＥによりトレンチ２４の側壁にのみ４Ｈ−ＡｌＮを残してその他の部分の４Ｈ−ＡｌＮを除去したＡｌＮ薄膜２５を形成する。さらに、トレンチ２４の側壁に残ったＡｌＮ薄膜２５について、トレンチ２４の溝方向と垂直方向にストライプ状に除去するためのウェットエッチングを行う。これは、後にＡｌＮ薄膜２５上に形成するＳｉＣ層２６の電位を浮遊電位にしないためである。

次いで、図９に示すように、基板を所定角度に傾け、Ｃｌ₂雰囲気中のＲＩＥによりトレンチ２４の一方のｎ型ソース層２３の側壁に残るＡｌＮ薄膜２５を除去する。同様に、今度は基板を反対側に傾け、Ｃｌ₂雰囲気中のＲＩＥによりトレンチ２４のもう一方のｎ型ソース層２３の側壁に残るＡｌＮ薄膜２５も除去する。これにより、図９に示したように、トレンチ２４内で向かい合うｐ型ベース層２２の側壁にＡｌＮ薄膜２５が残される。

次いで、図１０に示すように、熱ＣＶＤ法により厚さ４０ｎｍ、ｐ型不純物濃度１×１０¹⁷ｃｍ^-3のｐ型４Ｈ−ＳｉＣを成長させ、ｐ型のＳｉＣ層２６を形成する。そして、基板を再び所定角度に傾け、加速エネルギー３０ｋｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2で窒素のイオン注入を行い、トレンチ２４上部のｎ型ソース層２３に対応する領域のＳｉＣ層２６をｐ型からｎ型に変換する。同様にして、今度は基板を反対側に傾け、トレンチ２４上部のもう一方のｎ型ソース層２３に対応する領域のＳｉＣ層２６に同条件の窒素のイオン注入を行い、対応する領域のＳｉＣ層２６をｐ型からｎ型に変換する。その後、ｎ型ソース層２３上面のＳｉＣ層２６はＲＩＥ等で除去する。ｎ型に変換された領域とｎ型ソース層２３は、形成するＳｉＣ縦型ＵＭＯＳＦＥＴのｎ型ソース領域となり、また、変換されずに残ったｐ型領域とｐ型ベース層２２は、ＳｉＣ縦型ＵＭＯＳＦＥＴのチャネル領域が形成されるｐ型ベース領域となる。

次いで、図１１に示すように、ゲート酸化膜２７ａを形成し、その上にチャネル領域をすべて覆うようにゲート電極２７をポリシリコンにより形成する。ゲート電極２７の表面は絶縁膜２７ｂで被覆する。その後、ＲＩＥによりｎ型ソース層２３の一部をｐ型ベース層２２が露出するまで選択的に除去する。そして、ｐ型ベース層２２およびｎ型ソース層２３に共に接触するようにソース電極２８を形成し、ｎ型ＳｉＣ基板１の裏面にドレイン電極２９を形成する。

このように第２の実施の形態の製造方法では、ＡｌＮ薄膜２５上のＳｉＣには引っ張り応力が与えられ、それにより、チャネル領域の電子移動度が向上され、チャネル抵抗が低減されるようになる。この方法を用いて形成されるＳｉＣ縦型ＵＭＯＳＦＥＴは、上記第１の実施の形態で述べたのと同等の高性能化を図ることができる。

なお、ＳｉＣ縦型ＵＭＯＳＦＥＴを形成するこの第２の実施の形態の製造方法においても、４Ｈ−ＳｉＣ、４Ｈ−ＡｌＮに代えて６Ｈ−ＳｉＣ、６Ｈ−ＡｌＮを用いてもよく、ＡｌＮに代えてＧａＮやＡｌ_xＧａ_1-xＮ（０＜ｘ＜１）を用いてもよい。また、上記の導電型を反転させてＳｉＣ縦型ＵＭＯＳＦＥＴを形成することもできる。

次に、第３の実施の形態について説明する。
図１２は第３の実施の形態のＳｉＣ縦型ＤＩＭＯＳＦＥＴの要部断面図である。
この第３の実施の形態のＳｉＣ縦型ＤＩＭＯＳＦＥＴの形成では、まず、ｎ型４Ｈ−ＳｉＣの（１−１００）面あるいは（１１−２０）面が露出しているｎ型ＳｉＣ基板３０の表面上に、熱ＣＶＤ法によりｎ型４Ｈ−ＳｉＣのエピタキシャル層を厚さ５μｍ、ｎ型不純物濃度１×１０¹⁶ｃｍ^-3で成長させ、ｎ型ドリフト層３１を形成する。

そして、このｎ型ドリフト層３１に対し、アルゴンを加速エネルギー３０ｋｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2の条件でイオン注入する。その後、１３００℃のアニールを行い、イオン注入時の結晶ダメージを除去する。これにより、アルゴンがイオン注入されたｎ型ドリフト層３１の表面近傍のＳｉＣは応力を与えられ、結晶格子間隔が増加する。結晶格子間隔の変化は、ＲＨＥＥＤ等により観察することができる。なお、イオン注入されたアルゴンは、素子の電気的特性に影響を及ぼすことはない。

これ以降のｎ型ドリフト層３１へのイオン注入によるｐ型ベース領域３２およびｎ型ソース領域３３の形成、並びにゲート酸化膜３４ａ、ゲート電極３４、絶縁膜３４ｂ、ソース電極３５およびドレイン電極３６の形成は、第１の実施の形態のＳｉＣ縦型ＤＩＭＯＳＦＥＴの形成と同様に行う。

このように第３の実施の形態の製造方法では、ＳｉＣ表面に対してアルゴンをイオン注入しアニールすることによってその表面近傍に応力を与えて歪みを導入し、そこをチャネル領域とする。これにより、チャネル領域の電子移動度が向上され、チャネル抵抗が低減されるようになる。この方法を用いて形成されるＳｉＣ縦型ＤＩＭＯＳＦＥＴは、上記第１の実施の形態で述べたのと同等の高性能化を図ることができる。

なお、イオン注入とアニールによってＳｉＣの表面近傍の結晶格子間隔を変化させた後に、更にＳｉＣをエピタキシャル成長させ、その上で第１の実施の形態で述べたのと同様にしてイオン注入によるｐ型ベース領域３２およびｎ型ソース領域３３の形成、並びにゲート酸化膜３４ａ、ゲート電極３４、絶縁膜３４ｂ、ソース電極３５およびドレイン電極３６の形成を行うようにしてもよい。

また、この第３の実施の形態の製造方法においても、４Ｈ−ＳｉＣに代えて６Ｈ−ＳｉＣを用いてもよく、また、上記の導電型を反転させてＳｉＣ縦型ＤＩＭＯＳＦＥＴを形成することもできる。

次に、第４の実施の形態について説明する。
図１３は第４の実施の形態のＳｉＣ縦型ＵＭＯＳＦＥＴの要部断面図である。
この第４の実施の形態のＳｉＣ縦型ＵＭＯＳＦＥＴの形成では、まず、ｎ型４Ｈ−ＳｉＣの（０００１）面が露出しているｎ型ＳｉＣ基板４０の表面上に、熱ＣＶＤ法により順次４Ｈ−ＳｉＣのｎ型ドリフト層４１、ｐ型ベース層４２およびｎ型ソース層４３をエピタキシャル成長させる。ｎ型ドリフト層４１、ｐ型ベース層４２およびｎ型ソース層４３に用いる不純物や不純物濃度は、例えば、第１の実施の形態のＳｉＣ型ＤＩＭＯＳＦＥＴにおけるｎ型ドリフト層２、ｐ型ベース領域５およびｎ型ソース領域６とそれぞれ同じとする。なお、このｐ型ベース層４２、ｎ型ソース層４３は、それぞれＳｉＣ縦型ＵＭＯＳＦＥＴのｐ型ベース領域、ｎ型ソース領域となる。

そして、ＲＩＥにより垂直にｎ型ソース層４３およびｐ型ベース層４２を貫通してｎ型ドリフト層４１に達するトレンチ４４を形成する。このとき、ｎ型ＳｉＣ基板の（０００１）面側から見たトレンチ４４の形状は、ストライプ状となるようにする。トレンチ４４の形成後は、基板を所定角度に傾け、加速エネルギー３０ｋｅＶ、ドーズ量１×１０¹⁴ｃｍ^-2でアルゴンのイオン注入を行う。同様に、今度は基板を反対側に傾け、同条件のアルゴンのイオン注入を行う。そして、１３００℃のアニールを行ってイオン注入時の結晶ダメージを除去する。これにより、アルゴンがイオン注入されたトレンチ４４の側壁の表面近傍のＳｉＣは応力を与えられ、結晶格子間隔が増加する。結晶格子間隔の変化は、ＲＨＥＥＤ等により観察することができる。なお、イオン注入されたアルゴンは、素子の電気的特性に影響を及ぼすことはない。

これ以降のゲート酸化膜４５ａ、ゲート電極４５、絶縁膜４５ｂ、ソース電極４６およびドレイン電極４７の形成は、第２の実施の形態のＳｉＣ縦型ＵＭＯＳＦＥＴの形成と同様に行う。

このように第４の実施の形態の製造方法では、トレンチ４４形成後のＳｉＣ表面に対してアルゴンをイオン注入しアニールすることによってその表面近傍に応力を与えて歪みを導入し、そこをチャネル領域とする。これにより、チャネル領域の電子移動度が向上し、チャネル抵抗が低減されるようになる。この方法を用いて形成されるＳｉＣ縦型ＵＭＯＳＦＥＴは、上記第１の実施の形態で述べたのと同等の高性能化を図ることができる。

なお、イオン注入とアニールによってＳｉＣの表面近傍の結晶格子間隔を変化させた後に、更にＳｉＣをエピタキシャル成長させ、その上で第２の実施の形態で述べたのと同様にしてｐ型ベース領域およびｎ型ソース領域の形成、並びにゲート酸化膜４５ａ、ゲート電極４５、絶縁膜４５ｂ、ソース電極４６およびドレイン電極４７の形成を行うようにしてもよい。

また、この第４の実施の形態の製造方法においても、４Ｈ−ＳｉＣに代えて６Ｈ−ＳｉＣを用いてもよく、また、上記の導電型を反転させてＳｉＣ縦型ＵＭＯＳＦＥＴを形成することもできる。

次に、第５の実施の形態について説明する。
図１４は素子に機械的に応力を加える方法の一例の説明図である。
ここで用いる装置は、素子５０をマウントする金属板５１、素子５０の縁部を押さえる治具５２、および治具５２を金属板５１に固定するねじ５３を備えている。金属板５１は、１０ｍｍ角で高さ２００μｍの凸部５１ａを有している。

このような装置に対し、例えば従来法で形成されたＳｉＣ縦型ＤＩＭＯＳＦＥＴを搭載する大きさ２０ｍｍ角の素子５０を、その中央が金属板５１の凸部５１ａのほぼ中央に位置するように配置し、さらに、その縁部に治具５２をあてがい、この治具５２をねじ５３で金属板５１に締め付ける。これにより、素子５０には機械的な応力が与えられ、ＳｉＣ縦型ＤＩＭＯＳＦＥＴの特にその上方から見て中央部にある電極部直下のチャネル領域を構成しているＳｉＣの結晶格子間隔を変化させることができるようになる。

このように第５の実施の形態では、素子５０に機械的圧力を加えることによってそのチャネル領域に応力を与えて歪みを導入する。これにより、チャネル領域のキャリア移動度が向上し、チャネル抵抗が低減されるようになる。この方法を用いて形成されるＳｉＣ縦型ＤＩＭＯＳＦＥＴは、上記第１の実施の形態で述べたのと同等の高性能化を図ることができる。

なお、凸部５１ａの高さや形状、素子５０縁部の締め付け力等は、素子５０の種類や必要な結晶格子間隔等に応じて設定する。また、このような装置を用いて素子５０に応力を与える際には、ＤＩＭＯＳＦＥＴ搭載面を凸部５１ａ側に向けても、あるいは凸部５１ａと反対の側に向けてもよい。この向きによって素子のチャネル領域に与えられる応力の種類（圧縮応力か引っ張り応力か）を変化させることも可能である。

素子に機械的圧力を加える方法としては、ここに例示したもののほか、素子を凸部のある金属板にマウントして上方から押し付け、凸部に対応する領域にある電極部に集中的に機械的圧力を加えるようにしてもよい。また、電極部に対応するＳｉＣ基板中央部であって金属板と接触する部分を、その周囲から隆起させた形状にし、これを凸部のない金属板にマウントした後、その縁部をその金属板側へ押し付け、隆起した部分に対応する電極部に集中的に機械的圧力を加えるようにしてもよい。また、電極部に対応するＳｉＣ基板中央部をその周囲から窪んだ形状にし、これを凸部のない金属板にマウントした後、ＳｉＣ基板中央部を素子上方からその金属板側へ押し付け、電極部に集中的に機械的圧力を加えるようにしてもよい。

以上、第１から第５の実施の形態で説明したように、本発明のＳｉＣ半導体素子の製造方法では、ＳｉＣと結晶格子定数が異なるＡｌＧａＮ薄膜を用いてその上にＳｉＣを形成する、あるいはＳｉＣにアルゴン等をイオン注入する、あるいはまたイオン注入したＳｉＣ上に更にＳｉＣを形成することにより、素子のチャネル領域に応力を与えて歪みを導入し、それによってチャネル領域のキャリア移動度を向上させ、チャネル抵抗を低減させる。この方法によれば、従来法で形成したＳｉＣ半導体素子に比べ、電子移動度を約２倍に増加させ、チャネル抵抗を約１／２に減少させることが可能になり、低絶縁耐圧でもユニポーラリミットに近く、オン抵抗の低い高性能なＳｉＣ半導体素子を実現できるようになる。

なお、上記の説明では、ＳｉＣ半導体素子のチャネル領域を構成するＳｉＣに応力を与え、それによってチャネル領域でのキャリア移動度を向上させてチャネル抵抗を低減させる場合を例にして述べたが、本発明は、チャネル領域に限らず、素子内でキャリアが流れる領域を構成するその他のＳｉＣに応力を与える場合にも適用することができる。

本発明の製造方法は、半導体材料としてＳｉＣを用いたＤＩＭＯＳＦＥＴやＵＭＯＳＦＥＴ等のＳｉＣ半導体素子のほか、半導体材料としてＳｉを用いたＤＩＭＯＳＦＥＴやＵＭＯＳＦＥＴ等の形成にも同様に適用可能である。

引っ張り応力が与えられている場合におけるＳｉＣの伝導帯および価電子帯端部のバンド構造を示す図である。応力が与えられていない場合におけるＳｉＣの伝導帯および価電子帯端部のバンド構造を示す図である。第１の実施の形態のＡｌＮ薄膜形成工程の要部断面図である。第１の実施の形態のＳｉＣ成長工程の要部断面図である。第１の実施の形態のベース・ソース領域形成工程の要部断面図である。第１の実施の形態の電極形成工程の要部断面図である。第２の実施の形態のエピタキシャル成長工程の要部断面図である。第２の実施の形態のトレンチ部形成工程の要部断面図である。第２の実施の形態のＡｌＮ薄膜形成工程の要部断面図である。第２の実施の形態のＳｉＣおよびベース・ソース領域形成工程の要部断面図である。第２の実施の形態の電極形成工程の要部断面図である。第３の実施の形態のＳｉＣ縦型ＤＩＭＯＳＦＥＴの要部断面図である。第４の実施の形態のＳｉＣ縦型ＵＭＯＳＦＥＴの要部断面図である。素子に機械的に応力を加える方法の一例の説明図である。ＳｉＣを用いた従来の縦型ＤＩＭＯＳＦＥＴの要部断面図である。ＳｉＣを用いた従来の縦型ＵＭＯＳＦＥＴの要部断面図である。

符号の説明

１，２０，３０，４０ｎ型ＳｉＣ基板
２，２１，３１，４１ｎ型ドリフト層
３，２５ＡｌＮ薄膜
４，２６ＳｉＣ層
５，３２ｐ型ベース領域
６，３３ｎ型ソース領域
７，２７，３４，４５ゲート電極
７ａ，２７ａ，３４ａ，４５ａゲート酸化膜
７ｂ，２７ｂ，３４ｂ，４５ｂ絶縁膜
８，２８，３５，４６ソース電極
９，２９，３６，４７ドレイン電極
２２，４２ｐ型ベース層
２３，４３ｎ型ソース層
２４，４４トレンチ
５０素子
５１金属板
５１ａ凸部
５２治具
５３ねじ

Claims

第１導電型の炭化けい素基板の表面上に炭化けい素を用いて形成された第１導電型ドリフト層と、炭化けい素を用いて前記第１導電型ドリフト層に接合して形成された第２導電型ベース領域と、炭化けい素を用いて前記第２導電型ベース領域に接合して形成された第１導電型ソース領域と、を有し、前記第１導電型ドリフト層と前記第１導電型ソース領域とに挟まれた前記第２導電型ベース領域の一部をチャネル領域とし、前記チャネル領域を覆うようにゲート絶縁膜を介して形成されたゲート電極と、前記第２導電型ベース領域と前記第１導電型ソース領域とに共に接触して形成されたソース電極と、前記炭化けい素基板の裏面に形成されたドレイン電極と、を有する炭化けい素半導体素子の製造方法において、
キャリアが流れる領域を構成する炭化けい素に応力を与えて結晶格子間隔を変化させる工程を有し、当該工程においては、Ａｌ _x Ｇａ _1-x Ｎ（０≦ｘ≦１）からなる膜を形成し、前記膜上に前記キャリアが流れる領域を構成する炭化けい素を形成することによって、前記キャリアが流れる領域を構成する炭化けい素に応力を与えて結晶格子間隔を変化させることを特徴とする炭化けい素半導体素子の製造方法。
第１導電型の炭化けい素基板の表面上に炭化けい素を用いて形成された第１導電型ドリフト層と、炭化けい素を用いて前記第１導電型ドリフト層に接合して形成された第２導電型ベース領域と、炭化けい素を用いて前記第２導電型ベース領域に接合して形成された第１導電型ソース領域と、を有し、前記第１導電型ドリフト層と前記第１導電型ソース領域とに挟まれた前記第２導電型ベース領域の一部をチャネル領域とし、前記チャネル領域を覆うようにゲート絶縁膜を介して形成されたゲート電極と、前記第２導電型ベース領域と前記第１導電型ソース領域とに共に接触して形成されたソース電極と、前記炭化けい素基板の裏面に形成されたドレイン電極と、を有する炭化けい素半導体素子の製造方法において、
キャリアが流れる領域を構成する炭化けい素に応力を与えて結晶格子間隔を変化させる工程を有し、当該工程においては、前記キャリアが流れる領域を構成する炭化けい素に対してアルゴンのイオン注入およびアニールを行うことによって、前記キャリアが流れる領域を構成する炭化けい素に応力を与えて結晶格子間隔を変化させることを特徴とする炭化けい素半導体素子の製造方法。
第１導電型の炭化けい素基板の表面上に炭化けい素を用いて形成された第１導電型ドリフト層と、炭化けい素を用いて前記第１導電型ドリフト層に接合して形成された第２導電型ベース領域と、炭化けい素を用いて前記第２導電型ベース領域に接合して形成された第１導電型ソース領域と、を有し、前記第１導電型ドリフト層と前記第１導電型ソース領域とに挟まれた前記第２導電型ベース領域の一部をチャネル領域とし、前記チャネル領域を覆うようにゲート絶縁膜を介して形成されたゲート電極と、前記第２導電型ベース領域と前記第１導電型ソース領域とに共に接触して形成されたソース電極と、前記炭化けい素基板の裏面に形成されたドレイン電極と、を有する炭化けい素半導体素子の製造方法において、
キャリアが流れる領域を構成する炭化けい素に応力を与えて結晶格子間隔を変化させる工程を有し、当該工程においては、炭化けい素に対してアルゴンのイオン注入およびアニールを行った後、前記イオン注入および前記アニールを行った炭化けい素上に更に前記キャリアが流れる領域を構成する炭化けい素を形成することによって、前記キャリアが流れる領域を構成する炭化けい素に応力を与えて結晶格子間隔を変化させることを特徴とする炭化けい素半導体素子の製造方法。