JP2006108468A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】本発明は、NMOS領域AとPMOS領域Bとを同一の基板11に備えた半導体装置であって、NMOS領域Aの基板11上に設けられるとともに、基板11の表面と異なる面方位を有する歪みSi層21と、PMOS領域Bの基板11上に設けられるとともに、基板11の表面と同じ面方位を有する歪み層からなる歪みSiGe層31とを備えたことを特徴とする半導体装置およびその製造方法である。
【選択図】図1
Description
(第1実施形態)
図1は、本実施形態のCMOSデバイスの断面構成図である。この図に示すように、表面が面方位(110)のSi単結晶層からなるp型のSi基板(基板11)には、NMOS領域(第1の素子領域)AとPMOS領域(第2の素子領域)Bとが設けられている。基板11上には、基板11の表面の面方位(110)を維持した状態で緩和SiGe層12が設けられている。この緩和SiGe層12は、ここでの図示は省略したが、例えば上層に向けてSi層中のGe組成比が0からxとなるまで徐々に多くなるように、Si層中にGeを混入した傾斜SiGe層と、この傾斜SiGe層上に設けられたSi層中のGe組成比がxのSi1-xGex層とで構成されることとする。
図6に本実施形態のCMOSトランジスタの断面構成図を示す。この図に示すように、本実施形態では、第1実施形態における基板11に表面が(100)の面方位のSi単結晶層からなるp型のSi基板を用い、この基板11上に、PMOS領域(第1の素子領域)B’とNMOS領域(第2の素子領域)A’とが設けられた例について説明する。なお、第1実施形態と同様の構成には同一の番号を付して説明することとする。
Claims (13)
- 第1の素子領域と第2の素子領域とを同一の基板に備えた半導体装置であって、
前記第1の素子領域の基板上に設けられるとともに、前記基板の表面と異なる面方位を有する第1の半導体層と、
前記第2の素子領域の基板上に設けられるとともに、前記基板の表面と同じ面方位を有する歪み層からなる第2の半導体層とを備えた
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の素子領域はNMOSトランジスタ領域であるとともに、前記第2の素子領域はPMOSトランジスタ領域であり、
前記第1の半導体層の面方位は(100)であるとともに、前記第2の半導体層は圧縮歪み状態の歪み層からなる
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の素子領域はPMOSトランジスタ領域であるとともに、前記第2の素子領域はNMOSトランジスタ領域であり、
前記第1の半導体層の面方位は(110)であるともに、前記第2の半導体層は引っ張り歪み状態の歪み層からなる
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の半導体層が歪み層で形成されている
ことを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記第1の素子領域はNMOSトランジスタ領域であるとともに、前記第2の素子領域はPMOSトランジスタ領域であり、
前記第1の半導体層は、面方位(100)の引っ張り歪み状態の歪み層からなり、
前記第2の半導体層は、面方位(110)の圧縮歪み状態の歪み層からなる
ことを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記第1の素子領域はPMOSトランジスタ領域であるとともに、前記第2の素子領域はNMOSトランジスタ領域であり、
前記第1の半導体層は、面方位(110)の圧縮歪み状態の歪み層からなり、
前記第2の半導体層は、面方位(100)の引っ張り歪み状態の歪み層からなる
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の半導体層は、前記基板上に絶縁膜を介して貼り合わせてなるとともに
前記第2の半導体層は、前記基板上にエピタキシャル成長により形成してなる
ことを特徴とする半導体装置。 - 第1の素子領域と第2の素子領域とを同一の基板に備えた半導体装置の製造方法であって、
前記基板上に絶縁層を形成するとともに、前記基板の表面と面方位の異なる第1の半導体層を前記絶縁層上に貼り合わせる第1工程と、
前記第2の素子領域の前記絶縁層および前記第1の半導体層を除去して前記基板を露出する第2工程と、
露出された第2の素子領域の基板上に、前記基板の表面の面方位を維持した状態で、歪み層からなる第2の半導体層をエピタキシャル成長させる第3工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記第1の素子領域はNMOSトランジスタ領域であるとともに、前記第2の素子領域はPMOSトランジスタ領域であり、
前記第1工程では、面方位(100)の前記第1の半導体層を前記絶縁層上に貼り合わせるとともに、
前記第3工程では、圧縮歪み状態の歪み層からなる前記第2の半導体層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記第1の素子領域はPMOSトランジスタ領域であるとともに、前記第2の素子領域はNMOSトランジスタ領域であり、
前記第1工程では、面方位(110)の前記第1の半導体層を前記絶縁層上に貼り合わせるとともに、
前記第3工程では、引っ張り歪み状態の歪み層からなる前記第2の半導体層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記第1の半導体層が歪み層で形成されている
ことを特徴とする半導体装置の製造方法。 - 請求項11に記載の半導体装置の製造方法において、
前記第1の素子領域はNMOSトランジスタ領域であるとともに、前記第2の素子領域はPMOSトランジスタ領域であり、
前記第1工程では、面方位(100)の引っ張り歪み状態の歪み層からなる前記第1の半導体層を前記絶縁層上に貼り合わせるとともに、
前記第3工程では、面方位(110)の圧縮歪み状態の歪み層からなる前記第2の半導体層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。 - 請求項11に記載の半導体装置の製造方法において、
前記第1の素子領域はPMOSトランジスタ領域であるとともに、前記第2の素子領域はNMOSトランジスタ領域であり、
前記第1工程では、面方位(110)の圧縮歪み状態の歪み層からなる前記第1の半導体層を前記絶縁層上に貼り合わせるとともに、
前記第3工程では、面方位(100)の引っ張り歪み状態の歪み層からなる前記第2の半導体層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。
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