KR102083632B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102083632B1
KR102083632B1 KR1020140050169A KR20140050169A KR102083632B1 KR 102083632 B1 KR102083632 B1 KR 102083632B1 KR 1020140050169 A KR1020140050169 A KR 1020140050169A KR 20140050169 A KR20140050169 A KR 20140050169A KR 102083632 B1 KR102083632 B1 KR 102083632B1
Authority
KR
South Korea
Prior art keywords
region
channel region
germanium
gate electrode
substrate
Prior art date
Application number
KR1020140050169A
Other languages
English (en)
Other versions
KR20150124048A (ko
Inventor
이재환
김상수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140050169A priority Critical patent/KR102083632B1/ko
Priority to US14/606,017 priority patent/US9536950B2/en
Publication of KR20150124048A publication Critical patent/KR20150124048A/ko
Priority to US15/298,288 priority patent/US9825034B2/en
Application granted granted Critical
Publication of KR102083632B1 publication Critical patent/KR102083632B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 장치가 개시된다. 상기 장치는 기판 상의 실리콘 게르마늄을 포함하는 완충막 상에 제공되고, 소스 영역, 드레인 영역, 소스 영역과 드레인 영역을 연결하는 채널 영역을 갖는 반도체 패턴을 포함한다. 게이트 전극은 채널 영역을 둘러싸고, 기판과 채널 영역 사이로 연장되고, 소스 영역 및 드레인 영역은 30 원자% 이상의 게르마늄을 함유한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 장치의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 장치에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 장치는 점점 고집적화되고 있다.
본 발명이 해결하고자 하는 일 과제는 게르마늄을 고농도로 함유하는 나노 와이어를 갖는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 게르마늄을 고농도로 함유하는 나노 와이어를 갖는 반도체 장치의 제조방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치는 기판 상의 실리콘 게르마늄을 포함하는 완충막; 상기 완충막 상에 제공되고, 소스 영역, 드레인 영역, 상기 소스 영역과 상기 드레인 영역을 연결하는 채널 영역을 포함하는 반도체 패턴; 및 상기 채널 영역을 둘러싸고, 상기 기판과 상기 채널 영역 사이로 연장되는 게이트 전극을 포함할 수 있다. 상기 소스 영역 및 상기 드레인 영역은 30 원자% 이상의 게르마늄을 함유할 수 있다.
일 예로, 상기 완충막은 30 원자% 이하의 게르마늄을 함유할 수 있다.
일 예로, 상기 채널 영역은 60 원자% 이상의 게르마늄을 함유할 수 있다.
일 예로, 상기 완충막은 상기 채널 영역에 인접하여 리세스된 영역을 갖고, 상기 게이트 전극은 상기 리세스 영역으로 확장할 수 있다.
일 예로, 상기 리세스된 영역에 인접한 상기 완충막의 게르마늄 농도는 상기 소스 영역 및 상기 드레인 영역에 인접한 상기 완충막의 것 보다 클 수 있다.
일 예로, 상기 완충막 및 상기 반도체 패턴은 각각 복수 개로 제공되고, 상기 복수 개의 완충막들 및 상기 복수 개의 반도체 패턴들은 교대로 반복하여 적층될 수 있다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치는 제 1 영역 및 제 2 영역을 포함하는 기판; 상기 기판 상의 실리콘 게르마늄을 포함하는 완충막; 상기 제 1 영역의 상기 완충막 상에 제공되고, 상기 기판으로부터 돌출된 제 1 채널 영역 및 상기 제 1 채널 영역의 측면을 덮는 제 1 게이트 전극을 포함하는 제 1 트랜지스터; 및 상기 제2 영역의 상기 완충막 상에 제공되고, 제 2 채널 영역 및 상기 제 2 채널 영역을 둘러싸고 상기 기판과 상기 제 2 채널 영역 사이로 연장되는 제 2 게이트 전극을 포함하는 제 2 트랜지스터를 포함하고, 상기 제 1 채널 영역 및 상기 제 2 채널 영역은 실리콘을 포함하고, 상기 제 2 채널 영역에서의 게르마늄 농도는 상기 제 1 채널 영역의 것 보다 클 수 있다.
일 예로, 상기 제 1 채널 영역은 실리콘막이고, 상기 제 2 채널 영역은 실리콘 게르마늄막일 수 있다.
일 예로, 상기 제 2 트랜지스터는 상기 제 2 채널 영역 양측의 소스/드레인 영역들을 더 포함하고, 상기 소스/드레인 영역들은 실리콘 게르마늄막이고, 상기 소스/드레인 영역들의 게르마늄 농도는 상기 완충막의 것 보다 클 수 있다.
일 예로, 상기 소스/드레인 영역들은 30 원자% 이상의 게르마늄을 함유할 수 있다.
일 예로, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 알루미늄을 함유하는 금속막일 수 있다.
일 예로, 상기 제 1 게이트 전극의 알루미늄 농도는 상기 제 2 게이트 전극의 알루미늄 농도 보다 클 수 있다.
일 예로, 상기 장치는 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 금속막 상의 텅스텐막을 더 포함할 수 있다.
일 예로, 상기 제 1 트랜지스터는 NMOS이고, 상기 제 2 트랜지스터는 PMOS일 수 있다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조방법은 기판 상에 실리콘 게르마늄을 포함하는 완충막을 형성하는 것; 상기 완충막 상에, 채널 영역 및 상기 채널 영역 양측의 소스/드레인 영역들을 갖는 반도체 패턴을 형성하는 것; 상기 소스/드레인 영역들을 덮는 절연 패턴을 사용하여 상기 완충막의 상부를 리세스하는 것; 상기 채널 영역 아래의 상기 완충막을 선택적으로 제거하여 갭 영역을 형성하는 것; 및 상기 반도체 패턴의 상기 채널 영역을 둘러싸는 게이트 전극을 형성하는 것을 포함하고, 상기 반도체 패턴은 30 원자% 이상의 게르마늄을 함유할 수 있다.
일 예로, 상기 완충막은 30 원자% 이하의 게르마늄을 함유할 수 있다.
일 예로, 상기 방법은 상기 갭 영역을 형성한 후, 상기 채널 영역 영역이 라운드된 표면을 갖도록 표면 가공 공정을 하는 것을 더 포함할 수 있다.
일 예로, 상기 표면 가공 공정은 산소 분위기에서의 열처리 공정을 포함할 수 있다.
일 예로, 상기 표면 가공 공정에 의하여, 상기 채널 영역에서의 게르마늄 농도가 상기 소스/드레인 영역들에서의 것보다 증가할 수 있다.
일 예로, 상기 채널 영역은 60 원자% 이상의 게르마늄을 함유할 수 있다.
본 발명의 실시예들에 따르면, 게르마늄을 고농도로 함유하는 나노 와이어를 갖는 반도체 장치가 용이하게 획득될 수 있다.
본 발명의 실시예들에 따르면, 게이트-올-어라운드(Gate-All-Around: GAA) 구조의 전계 효과 트랜지스터를 포함하는 반도체 장치 및 이의 제조 방법을 제공할 수 있다. 이러한 트랜지스터의 채널 영역(CH)은 그의 폭이 수 나노미터에서 수십 나노미터 사이인 나노 와이어일 수 있다. 이와 같은 채널 영역(CH)의 구조는 트랜지스터(TR)의 단 채널 효과(short channel effect)를 완화할 수 있다. 본 발명의 실시예들에 따르면, 채널 영역(CH)은 고농도의 게르마늄을 함유하므로, 전류 이동도를 크게 할 수 있다. 이에 따라, 나노 사이즈의 채널을 갖는 트랜지스터(TR)임에도 높은 구동 전류가 획득될 수 있다.
도 1a 내지 도 7a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 각각 도 1a 내지 도 7a의 I-I', II-II' 및 III-III'선에 따른 단면도들이다.
도 8a 내지 도 12a는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 8b 내지 도 12b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 각각 도 8a 내지 도 12a의 I-I', II-II', 및 III-III'선에 따른 단면도들이다.
도 13a 내지 도 19a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 13b 내지 도 19b는 본 발명의 또 다른 실시예에 따른 반도체 장치(100C)의 제조 방법을 설명하기 위한 것으로, 각각 도 13a 내지 도 19a의 I-I', II-II' 및 III-III'선에 따른 단면도들이다.
도 13c 내지 도 19c는 본 발명의 또 다른 실시예에 따른 반도체 장치(100C)의 제조 방법을 설명하기 위한 것으로, 각각 도 13a 내지 도 19a의 IV-IV', V-V' 및 VI-VI'선에 따른 단면도들이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 21은 도 20의 전자 시스템이 모바일 기기에 적용되는 예를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판 "상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치 및 그의 제조 방법에 대해 상세히 설명한다.
도 1a 내지 도 7a는 본 발명의 일 실시예에 따른 반도체 장치(100A)의 제조 방법을 설명하기 위한 평면도들이다. 도 1b 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 장치(100A)의 제조 방법을 설명하기 위한 것으로, 각각 도 1a 내지 도 7a의 I-I', II-II' 및 III-III'선에 따른 단면도들이다.
도 1a 및 도 1b를 참조하여, 기판(101) 상에 완충막(strain relaxed buffer layer: SRB, 110) 및 반도체막(120)이 차례로 형성될 수 있다. 기판(101)은 실리콘을 포함하는 반도체 기판 또는 SOI 기판일 수 있다. 기판(101)은 제 1 도전형을 가질 수 있다. 완충막(110) 및 반도체막(120) 또한 제 1 도전형을 가질 수 있다.
완충막(110)은 기판(101)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 일 예로, 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정일 수 있다. 완충막(110) 및 반도체막(120)은 동일 챔버 내에서 연속적으로 형성될 수 있다. 완충막(110) 및 반도체막(120)은 기판(101)의 전면에 콘포멀하게 성장될 수 있다.
완충막(110) 및 반도체막(120)은 예를 들어, 실리콘 게르마늄막일 수 있다. 완충막(110)은 실리콘의 기판(101) 상에 반도체막(120)을 용이하게 성장시키기 위한 것일 수 있다. 완충막(110)은 반도체막(120) 보다 저농도의 게르마늄을 함유할 수 있다. 완충막(110)은 30 원자% 이하의 게르마늄을 함유할 수 있다. 반도체막(120)은 30 원자% 이상의 게르마늄을 함유할 수 있다. 일반적으로, 30 원자% 이상의 게르마늄을 함유하는 실리콘 게르마늄막을 실리콘막 상에 곧바로(directly) 성장시키기 어렵다. 본 발명의 일 실시예에 따르면, 30 원자% 이하의 게르마늄을 함유하는 완충막(110)을 실리콘의 기판(101) 상에 곧바로 성장시키고, 이어서 완충막(110)을 씨드층으로 하는 에피택시얼 성장 공정에 의하여 고농도의 게르마늄을 함유하는 반도체막(120)을 성장시킬 수 있다. 이에 따라, 고농도의 게르마늄을 함유하는 반도체막(120)을 고품질로 성장시키는 것이 가능할 수 있다.
전술한 게르마늄 농도의 차이로 인하여, 완충막(110)은 반도체막(120)에 대하여 식각 선택성을 가질 수 있다. 즉, 소정의 식각 레서피를 사용하여 완충막(110)을 식각하는 공정에서, 완충막(110)은 반도체막(120)의 식각을 최소화하면서 식각될 수 있다. 이러한 식각 선택성(etch selectivity)은 반도체막(120)의 식각 속도에 대한 완충막(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다.
도 2a 및 도 2b를 참조하여, 반도체막(120) 상에 제 1 마스크 패턴(미도시)이 형성될 수 있다. 제 1 마스크 패턴(미도시)은 제 1 방향(D1)으로 연장할 수 있다. 제 1 마스크 패턴(미도시)의 모양은 도 2a에 도시된 것에 한정되지 않고 다른 여러가지 모양을 가질 수 있다. 제 1 마스크 패턴(미도시)은 포토 레지스트, 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
제 1 마스크 패턴(미도시)을 식각 마스크로 패터닝 공정이 수행되어, 반도체막(120)이 패터닝될 수 있다. 소스/드레인 영역(SD) 및 채널 영역(CH)을 갖는 상부 반도체 패턴(122)이 형성될 수 있다. 상부 반도체 패턴(122)은 제 1 방향으로 연장할 수 있다. 소스/드레인 영역(SD) 및 채널 영역(CH)은 제 1 마스크 패턴(미도시)의 양단부들 및 중앙부에 각각 대응된다. 소스/드레인 영역(SD)은 제 1 방향(D1)으로 서로 이격된 소스 영역과 드레인 영역을 포함한다. 채널 영역(CH)은 소스 영역과 드레인 영역을 연결한다. 완충막(110)의 상부가 추가적으로 패터닝되어 하부 반도체 패턴(112)을 형성할 수 있다.
패터닝 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다. 일 예로, 패터닝 공정은 이방성 건식 식각 공정을 포함할 수 있다. 패터닝 공정 후, 제 1 마스크 패턴(미도시)은 제거될 수 있다. 일 예로, 제 1 마스크 패턴(미도시)의 제거 공정은 애싱 공정 또는 습식 식각 공정을 포함할 수 있다.
도 3a, 도 3b, 도 4a 및 도 4b를 참조하여, 상부 반도체 패턴(122) 상에 절연 패턴(130)이 형성될 수 있다. 절연 패턴(130)은 절연 스페이서(134) 및 층간 절연막(136)을 포함할 수 있다. 절연 패턴(130)은 채널 영역(CH)을 노출하고 제 1 방향(D1)에 교차하는 제 2 방향(D2)을 연장하는 게이트 영역(135)을 가질 수 있다.
보다 구체적으로, 도 3a 및 도 3b를 다시 참조하여, 상부 반도체 패턴(122)의 채널 영역(CH)을 덮는 더미 게이트(132)가 형성될 수 있다. 더미 게이트(132)는 제 2 방향(D2)으로 연장할 수 있다. 더미 게이트(132)는 상부 반도체 패턴(122)의 소스/드레인 영역(SD)을 노출할 수 있다. 일 예로, 더미 게이트(132)는 폴리실리콘, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 더미 게이트(132)의 측벽들 상에 절연 스패이서(134)이 형성될 수 있다. 절연 스패이서(134)은 더미 게이트(132)와 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 절연 스패이서(134)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
기판(101) 상에 층간 절연막(136)이 형성될 수 있다. 층간 절연막(136)의 형성 공정은 CVD 방법으로 기판(101) 상에 절연막을 형성한 후, 더미 게이트(132)의 상면을 노출하는 평탄화 공정을 포함할 수 있다. 일 예로, 층간 절연막(136)은 실리콘 산화물을 포함할 수 있다.
더미 게이트(132) 및 절연 스패이서(134)을 마스크로 소스/드레인 영역(SD)에 제 1 도전형과 다른 제 2 도전형의 불순물이 주입되어, 불순물 영역(120N)이 형성될 수 있다. 불순물 영역(120N)은 소스/드레인 영역(SD)에서, 상부 반도체 패턴(122)으로부터 하부 반도체 패턴(112)으로 연장할 수 있다.
도 4a 및 도 4b를 다시 참조하여, 더미 게이트(132)가 선택적으로 제거되어, 게이트 영역(135)을 형성할 수 있다. 이에 따라, 절연 스패이서(134) 및 층간 절연막(136)을 포함하는 절연 패턴(130)은 상부 반도체 패턴(122)의 소스/드레인 영역(SD)을 덮고, 상부 반도체 패턴(122)의 채널 영역(CH)을 노출할 수 있다. 다시 말하면, 채널 영역(CH)은 게이트 영역(135)에 노출될 수 있다.
도 5a 및 도 5b를 참조하여, 게이트 영역(135)에 의하여 노출된 하부 반도체 패턴(112) 및 완충막(110)의 일부가 제거될 수 있다. 제거 공정은 상부 반도체 패턴(122)의 식각을 최소화하며 완충막(110)을 제거할 수 있는 선택적 식각 공정으로 수행될 수 있다. 일 예로, 선택적 식각 공정은 질산 또는 과산화수소수를 포함하는 식각액을 사용하여 수행될 수 있다. 식각액은 불산(HF)을 더 포함할 수 있다. 상부 반도체 패턴(122) 보다 많은 량의 실리콘을 함유한 완충막(110) 및 하부 반도체 패턴(112)은 선택적으로 식각될 수 있다. 이에 따라, 게이트 영역(135)에 노출된 완충막(110) 및 하부 반도체 패턴(112)의 일부가 제거될 수 있다. 상부 반도체 패턴(122)의 채널 영역(CH) 아래로 연장된 갭 영역(GA)이 형성될 수 있다.
도 6a 및 도 6b를 참조하여, 갭 영역(GA)을 형성한 후, 채널 영역(CH)의 표면 가공공정이 수행될 수 있다. 표면 가공공정은 Ge 응집(Ge condensatioon) 공정일 수 있다. Ge 응집 공정은 대략 600℃ 이하의 온도에서의 열처리 공정을 포함할 수 있다. Ge 응집 공정은 산화 분위기 하에서 수행될 수 있다. 산화 분위기는 예를 들어, N2O 분위기일 수 있다. 게르마늄 보다 실리콘의 산화되기 쉬우므로, 채널 영역(CH) 표면에서의 실리콘이 선택적으로 산화되어 실리콘 산화막을 형성할 수 있다. 이에 따라, 채널 영역(CH)에서의 게르마늄 농도가 소스/드레인 영역(SD)에서의 것보다 증가할 수 있다. 채널 영역(CH) 표면에서의 게르마늄 농도는 그의 내부에서의 것보다 클 수 있다. 채널 영역(CH)은 예를 들어, 60 원자% 이상의 게르마늄을 함유할 수 있다. 소스/드레인 영역(SD)은 예를 들어, 30 원자% 이상의 게르마늄을 함유할 수 있다. 채널 영역(CH) 표면의 실리콘 산화막은 불산(HF)을 포함하는 식각액으로 제거될 수 있다. 표면 가공 공정에 의하여, 채널 영역(CH)이 라운드된 표면을 가질 수 있고, 채널 영역(CH)의 폭은 소스/드레인 영역(SD)에서의 것보다 작게 될 수 있다. 이에 따라, 채널 영역(CH)은 나노 사이즈의 와이어 형태를 가질 수 있다. 표면 가공 공정에 의하여, 갭 영역(GA)에 인접한 완충막의 부분(111)에서의 게르마늄의 농도가 증가하여, 갭 영역(GA)에서 먼 완충막(110)에서의 것 보다 클 수 있다. 나아가, 갭 영역(GA)에 인접한 소스/드레인 영역의 부분(123)에서의 게르마늄의 농도가 증가하여, 갭 영역(GA)에서 먼 소스/드레인 영역(SD)에서의 것 보다 클 수 있다.
도 7a 및 도 7b를 참조하여, 게이트 영역(135) 내에 게이트 전극(140)이 형성될 수 있다. 게이트 전극(140)은 상부 반도체 패턴(122)의 연장방향과 실질적으로 수직한 제 2 방향으로 연장할 수 있다. 게이트 전극(140)은 상부 반도체 패턴(122)의 상면과 측면을 덮을 수 있다. 게이트 전극(140)은 갭 영역(GA)으로 연장되어 상부 반도체 패턴(122)의 하면을 덮을 수 있다. 이에 따라, 게이트 전극(140)은 채널 영역(CH)을 둘러쌀 수 있다. 게이트 전극(140)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다.
게이트 전극(140)의 형성 전에, 게이트 영역(135)과 게이트 전극(140) 사이에 게이트 절연막(142)이 형성될 수 있다. 게이트 절연막(142)은 게이트 전극(140)과 절연 스패이서(134) 사이, 및 게이트 전극(140)과 완충막(110) 사이로 연장할 수 있다. 게이트 절연막(142)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 게이트 절연막(142)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 게이트 절연막(142)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
도 7a 및 도 7b를 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 장치(100A)가 설명된다. 본 발명의 일 실시예에 따른 반도체 장치(100A)는 기판(101) 상의 완충막(110), 및 완충막(110) 상에 제공되고 한 쌍의 소스/드레인 영역들(SD) 및 한 쌍의 소스/드레인 영역들(SD)을 연결하는 채널 영역(CH)을 포함하는 상부 반도체 패턴(122), 및 채널 영역(CH)을 둘러싸는 게이트 전극(140)을 포함한다. 본 발명의 일 실시예에 따른 반도체 장치(100A)의 트랜지스터(TR)는 소스/드레인 영역들(SD), 채널 영역(CH), 및 채널 영역(CH)을 둘러싸는 게이트 전극(140)을 포함한다.
기판(101)은 실리콘을 포함하는 반도체 기판 또는 SOI 기판일 수 있다. 기판(101)은 제 1 도전형을 가질 수 있다. 완충막(110)은 30 원자% 이하의 게르마늄을 함유하는 실리콘 게르마늄막일 수 있다. 완충막(110)은 채널 영역(CH)에 인접하여 리세스된 갭 영역(GA)을 가질 수 있다. 갭 영역(GA)에 인접한 완충막의 부분(111)의 게르마늄 농도는 갭 영역(GA)에서 먼 완충막(110)의 것 보다 클 수 있다.
상부 반도체 패턴(122)은 제 1 방향으로 연장할 수 있다. 소스/드레인 영역들(SD)은 30 원자% 이상의 게르마늄을 함유하는 실리콘 게르마늄막일 수 있다. 채널 영역(CH)은 소스/드레인 영역들(SD) 보다 고농도의 게르마늄을 함유하는 실리콘 게르마늄막일 수 있다. 예를 들어, 채널 영역(CH)은 60 원자% 이상의 게르마늄을 함유하는 실리콘 게르마늄막일 수 있다. 채널 영역(CH) 표면에서의 게르마늄 농도는 그의 내부에서의 것보다 클 수 있다. 채널 영역(CH)에서의 폭은 소스/드레인 영역들(SD)에서의 것보다 작을 수 있다. 이에 따라, 채널 영역(CH)은 나노 사이즈의 와이어 형태를 가질 수 있다. 갭 영역(GA)에 인접한 소스/드레인 영역의 부분(123)에서의 게르마늄의 농도는 갭 영역(GA)에서 먼 소스/드레인 영역(SD)에서의 것 보다 클 수 있다.
소스/드레인 영역들(SD)에서, 완충막(110)과 상부 반도체 패턴(122) 사이에 하부 반도체 패턴(112)이 제공될 수 있다. 하부 반도체 패턴(112)은 완충막(110)과 동일한 물질을 포함할 수 있다. 하부 반도체 패턴(112)은 상부 반도체 패턴(122)의 측벽에 정열된 측벽을 가질 수 있다.
상부 반도체 패턴(122)의 소스/드레인 영역들(SD)에 제 2 도전형의 불순물 영역(120N)이 형성될 수 있다. 불순물 영역(120N)은 하부 반도체 패턴(112)으로 연장할 수 있다.
게이트 전극(140)은 반도체 패턴(122)의 연장방향과 실질적으로 수직한 제 2 방향으로 연장할 수 있다. 게이트 전극(140)은 채널 영역(CH)을 둘러쌀 수 있다. 채널 영역(CH)은 게이트 전극(140)을 관통할 수 있다. 게이트 전극(140)은 채널 영역(CH) 아래의 갭 영역(GA)으로 연장할 수 있다. 게이트 전극(140)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다.
게이트 전극(140) 양측의 상부 반도체 패턴(122) 상에 층간 절연막(136)이 제공될 수 있다. 게이트 전극(140)과 층간 절연막(136) 사이에 절연 스패이서(134)이 제공될 수 있다. 층간 절연막(136) 및 절연 스패이서(134)은 절연 패턴(130)을 구성할 수 있다.
게이트 전극(140)과 채널 영역(CH) 사이에 게이트 절연막(142)이 제공될 수 있다. 게이트 절연막(142)은 게이트 전극(140)과 절연 스패이서(134) 사이, 및 게이트 전극(140)과 완충막(110) 사이로 연장할 수 있다. 게이트 절연막(142)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 게이트 절연막(142)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 게이트 절연막(142)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
이러한 트랜지스터(TR)는 게이트-올-어라운드(Gate-All-Around) 구조일 수 있다. 일 예로, 채널 영역(CH)은 그의 폭이 수 나노미터에서 수십 나노미터 사이인 나노 와이어일 수 있다. 이와 같은 채널 영역(CH)의 구조는 트랜지스터(TR)의 단 채널 효과(short channel effect)를 완화할 수 있다. 일반적인 기술에 따르면, 나노 사이즈의 채널을 갖는 트랜지스터(TR)는 구동 전류가 낮은 단점을 갖는다. 본 발명의 일 실시예에 따르면, 채널 영역(CH)은 고농도의 게르마늄(예를 들어, 60원자% 이상)을 함유하므로, 전류 이동도를 크게 할 수 있다. 이에 따라, 나노 사이즈의 채널을 갖는 트랜지스터(TR)임에도 높은 구동 전류가 획득될 수 있다.
도 8a 내지 도 12a는 본 발명의 다른 실시예에 따른 반도체 장치(100B)의 제조 방법을 설명하기 위한 평면도들이다. 도 8b 내지 도 12b는 본 발명의 다른 실시예에 따른 반도체 장치(100B)의 제조 방법을 설명하기 위한 것으로, 각각 도 8a 내지 도 112a의 I-I', II-II', 및 III-III'선에 따른 단면도들이다. 전술한 일 실시예와 유사한 구성에 대한 설명은 생략한다.
도 8a 및 도 8b를 참조하여, 도 1a 및 도 1b를 참조하여 설명된 방법으로 기판(101) 상에 복수개의 완충막들(110) 및 복수개의 반도체막들(120)이 교대로 적층될 수 있다.
도 9a 및 도 9b를 참조하여, 제 2 마스크 패턴(미도시)을 식각 마스크로 패터닝 공정이 수행되어, 반도체막들(120) 및 완충막(110)이 패터닝되어, 상부 반도체 패턴들(122) 및 하부 반도체 패턴들(112)이 형성될 수 있다. 제 2 마스크 패턴(미도시)은 포토 레지스트, 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상부 반도체 패턴들(122) 각각은 소스/드레인 영역들(SD) 및 소스/드레인 영역들(SD) 사이의 채널 영역(CH)을 가질 수 있다. 완충막(110)과 최하부의 상부 반도체 패턴(122) 사이에도 하부 반도체 패턴(112)의 하나가 형성될 수 있다. 제 2 마스크 패턴(미도시)은 제거된다.
도 10a, 도 10b, 도 11a 및 도 11b를 참조하여, 상부 반도체 패턴들(122) 상에 절연 패턴(130)이 형성될 수 있다. 절연 패턴(130)은 절연 스페이서(134) 및 층간 절연막(136)을 포함할 수 있다. 절연 패턴(130)은 채널 영역들(CH)을 노출하고 제 1 방향(D1)에 교차하는 제 2 방향(D2)을 연장하는 게이트 영역(135)을 가질 수 있다. 절연 패턴(130)은 상부 반도체 패턴들(122)의 소스/드레인 영역들(SD)을 덮는다.
보다 구체적으로, 도 3a 및 도 3b를 참조하여 설명한 방법으로, 상부 반도체 패턴(122)의 채널 영역(CH)을 덮는 더미 게이트(132)가 형성될 수 있다. 더미 게이트(132)는 제 2 방향(D2)으로 연장할 수 있다. 더미 게이트(132)는 상부 반도체 패턴(122)의 소스/드레인 영역(SD)을 노출할 수 있다. 일 예로, 더미 게이트(132)는 폴리실리콘, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 더미 게이트(132)의 측벽들 상에 절연 스패이서(134)이 형성될 수 있다. 절연 스패이서(134)은 더미 게이트(132)와 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 절연 스패이서(134)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
더미 게이트(132) 및 절연 스패이서(134)를 마스크로 소스/드레인 영역(SD)에 제 1 도전형과 다른 제 2 도전형의 불순물이 주입되어, 불순물 영역(120N)이 형성될 수 있다. 불순물 영역(120N)은 소스/드레인 영역(SD)에서, 상부 반도체 패턴(122)으로부터 하부 반도체 패턴(112)으로 연장할 수 있다.
도 11a 및 도 11b를 다시 참조하여, 본 발명의 일 실시예와 유사한 방법(도 5a 및 도 5b에 관련된 상세한 설명 참조)으로, 상부 반도체 패턴들(122)의 채널 영역들(CH) 사이의 하부 반도체 패턴들(1120)이 제거되어 갭 영역(GA)이 형성될 수 있다. 갭 영역(GA)은 상부 반도체 패턴들(122)의 채널 영역들(CH)의 상부면 및/또는 하부면을 노출할 수 있다.
도 12a 및 도 12b를 참조하여, 갭 영역(GA)을 형성한 후, 채널 영역들(CH)의 표면 가공공정이 수행될 수 있다. 표면 가공공정은 Ge 응집(Ge condensatioon) 공정일 수 있다. 본 발명의 일 실시예와 유사한 방법으로, 게이트 영역(135) 내에 게이트 전극(140)이 형성될 수 있다.
도 12a 및 도 12b를 다시 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치(100B)의 트랜지스터는 복수개의 상부 반도체 패턴들(122)을 포함하므로, 채널의 표면적이 증가될 수 있고 그 결과, 전하의 이동도가 더욱 증대될 수 있다.
도 13a 내지 도 19a는 본 발명의 또 다른 실시예에 따른 반도체 장치(100C)의 제조 방법을 설명하기 위한 평면도들이다. 도 13b 내지 도 19b, 및 도 13c 내지 도 19c는 본 발명의 또 다른 실시예에 따른 반도체 장치(100C)의 제조 방법을 설명하기 위한 것이다. 도 13b 내지 도 19b는 각각 도 13a 내지 도 19a의 I-I', II-II' 및III-III'선에 따른 단면도들이다. 도 13c 내지 도 19c는 각각 도 13a 내지 도 19a의 IV-IV', V-V' 및 VI-VI'선에 따른 단면도들이다.
도 13a 및 도 13b를 참조하여, 기판(101)이 제공된다. 기판(101)은 제 1 영역(R1) 및 제 2 영역(R2)을 포함할 수 있다. 본 실시예에 있어서, 제 1 영역(R1)은 PMOS 영역이고, 제 2 영역(R2)은 NMOS 영역일 수 있다. 기판(101)은 실리콘을 포함하는 반도체 기판 또는 SOI 기판일 수 있다. 기판(101)은 제 1 도전형을 가질 수 있다.
도 1a 및 도 1b를 참조하여 설명된 방법으로, 기판(101) 상에 완충막(110)이 형성될 수 있다. 완충막(110)은 기판(101)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 일 예로, 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 완충막(110) 상에 제 1 반도체막(120a)이 형성될 수 있다. 제 1 반도체막(120a)은 완충막(110)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 일 예로, 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 완충막(110) 및 제 1 반도체막(120a)은 동일 챔버 내에서 연속적으로 형성될 수 있다.
완충막(110) 및 제 1 반도체막(120a)은 예를 들어, 실리콘 게르마늄막일 수 있다. 완충막(110)은 실리콘의 기판(101) 상에 제 1 반도체막(120a)을 용이하게 성장시키기 위한 것일 수 있다. 완충막(110)은 제 1 반도체막(120a) 보다 저농도의 게르마늄을 함유할 수 있다. 완충막(110)은 30 원자% 이하의 게르마늄을 함유할 수 있다. 제 1 반도체막(120a)은 30 원자% 이상의 게르마늄을 함유할 수 있다. 일반적으로, 30 원자% 이상의 게르마늄을 함유하는 실리콘 게르마늄막을 실리콘막 상에 곧바로(directly)이 성장시키기 어렵다. 본 발명의 다른 실시예에 따르면, 30 원자% 이하의 게르마늄을 함유하는 완충막(110)을 실리콘의 기판(101) 상에 곧바로 성장시키고, 이어서 완충막(110)을 씨드막으로하여 고농도의 게르마늄을 함유하는 제 1 반도체막(120a)을 성장시킬 수 있다. 이에 따라, 고농도의 게르마늄을 함유하는 제 1 반도체막(120a)을 고품질로 성장시키는 것이 가능할 수 있다.
이어서, 제 3 마스크 패턴(미도시)을 형성하여, 제 1 영역(R1)을 덮는다. 제 3 마스크 패턴(미도시)을 사용하여, 제 2 영역(R2)의 제 1 반도체막(120a)을 제거할 수 있다. 제 3 마스크 패턴(미도시)은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 제 1 반도체막(120a)의 제거 공정은 완충막(110)의 식각을 최소화하며 제 1 반도체막(120a)을 제거할 수 있는 선택적 식각 공정일 수 있다. 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 식각액은 불산(HF) 수용액 및 순수(deionized water)를 더 포함할 수 있다. 이에 따라, 제 2 영역(R2)에서, 완충막(110)이 노출될 수 있다.
제 3 마스크 패턴(미도시)이 제 1 영역(R1)을 덮는 상태에서, 제 2 영역(R2)에서, 완충막(110) 상에 제 2 반도체막(120b)이 선택적으로 형성될 수 있다. 제 2 반도체막(120b)은 완충막(110)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 일 예로, 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 제 2 반도체막(120b)은 완충막(110) 보다 적은 양의 게르마늄을 함유할 수 있다. 제 2 반도체막(120b)은, 예를 들어 실리콘막일 수 있다. 제 3 마스크 패턴(미도시)이 제거될 수 있다.
도 14a 및 도 14b를 참조하여, 제 1 및 제 2 반도체막들(120a, 120b) 상에 제 4 마스크 패턴들(미도시)이 형성될 수 있다. 제 4 마스크 패턴들(미도시)의 각각은 제 1 방향으로 연장될 수 있다. 제 4 마스크 패턴들(미도시)은 포토 레지스트, 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
제 4 마스크 패턴들(미도시)을 식각 마스크로 패터닝 공정이 수행되어, 제 1 및 제 2 반도체막들(120a, 120b)이 패터닝될 수 있다. 제 1 영역(R1) 및 제 2 영역(R2)에 제 1 상부 반도체 패턴(122a) 및 제 2 상부 반도체 패턴(122b)이 각각 형성될 수 있다. 제 1 상부 반도체 패턴(122a)은 제 1 소스/드레인 영역들(SD1) 및 제 1 채널 영역(CH1)을 포함할 수 있다. 제 1 소스/드레인 영역들(SD1)은 제 1 방향으로 서로 이격된 제 1 소스 영역과 제 1 드레인 영역을 포함할 수 있다. 제 1 채널 영역(CH1)은 제 1 소스 영역과 제 1 드레인 영역을 연결한다. 제 2 상부 반도체 패턴(122b)은 제 2 소스/드레인 영역(SD2) 및 제 2 채널 영역(CH2)을 포함할 수 있다. 제 2 소스/드레인 영역들(SD2)은 제 1 방향으로 서로 이격된 제 2 소스 영역과 제 2 드레인 영역을 포함할 수 있다. 제 2 채널 영역(CH2)은 제 2 소스 영역과 제 2 드레인 영역을 연결한다. 이 때, 완충막(110)의 상부가 패터닝되어, 제 1 영역(R1) 및 제 2 영역(R2)에서 제 1 하부 반도체 패턴(112a) 및 제 2 하부 반도체 패턴(112b)이 각각 형성될 수 있다.
패터닝 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다. 일 예로, 패터닝 공정은 이방성 건식 식각 공정을 포함할 수 있다. 패터닝 공정 후, 제 4 마스크 패턴(미도시)은 제거될 수 있다. 일 예로, 제 4 마스크 패턴들(미도시)의 제거 공정은 애싱 공정 또는 습식 식각 공정을 포함할 수 있다.
도 15a 및 도 15b를 참조하여, 제 1 상부 반도체 패턴(122a)의 제 1 채널 영역(CH1) 및 제 2 상부 반도체 패턴(122b)의 제 2 채널 영역(CH2)을 덮는 더미 게이트들(132)이 형성될 수 있다. 더미 게이트들(132)은 제 1 방향에 교차하는 제 2 방향으로 연장할 수 있다. 더미 게이트들(132)은 제 1 소스/드레인 영역(SD1) 및 제 2 소스/드레인 영역(SD2)을 노출할 수 있다. 일 예로, 더미 게이트들(132)은 폴리실리콘, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 더미 게이트들(132)의 측벽들 상에 절연 스패이서(134)이 형성될 수 있다. 절연 스패이서(134)은 더미 게이트들(132)과 식각 선택비를 갖는 물질을 포함할 수 있다. 일 예로, 절연 스패이서(134)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
제 2 영역(R2)을 덮는 제 1 마스크(미도시)를 형성한다. 더미 게이트(132) 및 절연 스패이서(134)을 마스크로 제 1 소스/드레인 영역(SD1)에 제 1 도전형의 불순물을 주입하여, 제 1 불순물 영역(120P)이 형성될 수 있다. 제 1 불순물 영역(120P)은 제 1 소스/드레인 영역(SD1)에서, 제 1 상부 반도체 패턴(122a)으로부터 제 1 하부 반도체 패턴(112a)으로 연장할 수 있다. 제 1 마스크(미도시)를 제거한 후, 제 1 영역(R1)을 덮는 제 2 마스크(미도시)를 형성한다. 더미 게이트(132) 및 절연 스패이서(134)을 마스크로 제 2 소스/드레인 영역(SD2)에 제 1 도전형과 다른 제 2 도전형의 불순물을 주입하여, 제 2 불순물 영역(120N)을 형성할 수 있다. 제 2 불순물 영역(120N)은 제 2 소스/드레인 영역(SD2)에서, 제 2 상부 반도체 패턴(122b)으로부터 제 2 하부 반도체 패턴(112b)으로 연장할 수 있다.
기판(101) 상에 층간 절연막(136)이 형성될 수 있다. 층간 절연막(136)의 형성 공정은 CVD 공정에 의하여 기판(101) 상에 절연막을 형성한 후, 더미 게이트들(132)의 상면을 노출하는 평탄화 공정을 포함할 수 있다. 일 예로, 층간 절연막(136)은 실리콘 산화물을 포함할 수 있다. 이에 따라, 절연 스패이서(134) 및 층간 절연막(136)을 포함하는 절연 패턴(130)이 형성될 수 있다.
도 16a 및 도 16b를 참조하여, 더미 게이트들(132)이 선택적으로 제거되어, 제 1 영역(R1) 및 제 2 영역(R2)에 제 1 게이트 영역(135a) 및 제 2 게이트 영역(135b)이 각각 형성될 수 있다. 이에 따라, 절연 스패이서(134) 및 층간 절연막(136)은 제 1 및 제 2 채널 영역들(CH1, CH2)을 노출할 수 있다. 다시 말하면, 제 1 및 제 2 채널 영역들(CH1, CH2)은 각각 제 1 및 제 2 게이트 영역들(135a, 135b)에 노출될 수 있다.
이어서, 제 2 게이트 영역(135b)에 제 5 마스크 패턴(133)이 형성될 수 있다. 제 5 마스크 패턴(133)은 층간 절연막(136), 절연 스패이서(134) 및 상부 반도체 패턴들(122a, 122b)과 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 제 5 마스크 패턴(133)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 이와는 달리, 제 2 영역(R2)에서의 더미 게이트(132)가 제거되지 않고 남겨져 있을 수 있다.
도 17a 및 도 17b를 참조하여, 제 1 게이트 영역(135a)에 의하여 노출된 제 1 하부 반도체 패턴(112a) 및 완충막(110)의 일부가 제거될 수 있다. 제거 공정은 제 1 상부 반도체 패턴(122a)의 식각을 최소화하며 완충막(110)을 제거할 수 있는 선택적 식각 공정으로 수행될 수 있다. 일 예로, 선택적 식각 공정은 질산 또는 과산화수소수를 포함하는 식각액을 사용하여 수행될 수 있다. 식각액은 불산(HF)을 더 포함할 수 있다. 제 2 상부 반도체 패턴(122b) 보다 많은 량의 실리콘을 함유한 제 1 하부 반도체 패턴(112a) 및 완충막(110)은 선택적으로 식각될 수 있다. 이에 따라, 제 1 게이트 영역(135a)에 노출된 제 1 하부 반도체 패턴(112a) 및 완충막(110)의 일부가 제거될 수 있다. 제 1 상부 반도체 패턴(122a)의 제 1 채널 영역(CH1) 아래로 연장된 갭 영역(GA)이 형성될 수 있다.
도 18a 및 도 18b를 참조하여, 갭 영역(GA)을 형성한 후, 제 1 채널 영역(CH1)의 표면 가공공정이 수행될 수 있다. 표면 가공공정은 Ge 응집(Ge condensatioon) 공정일 수 있다. Ge 응집 공정은 대략 600℃ 이하의 온도에서의 열처리 공정을 포함할 수 있다. Ge 응집 공정은 산화 분위기 하에서 수행될 수 있다. 산화 분위기는 예를 들어, N2O 분위기일 수 있다. 게르마늄 보다 실리콘의 산화력이 강하므로, 제 1 채널 영역(CH1) 표면에서의 실리콘이 선택적으로 산화되어 실리콘 산화막을 형성할 수 있다. 이에 따라, 제 1 채널 영역(CH1)에서의 게르마늄 농도가 제 1 소스/드레인 영역(SD1)에서의 것보다 증가할 수 있다. 제 1 채널 영역(CH1)에서의 게르마늄 농도는 제 1 소스/드레인 영역(SD1)에서의 것보다 클 수 있다. 제 1 채널 영역(CH1)은 예를 들어, 60 원자% 이상의 게르마늄을 함유할 수 있다. 제 1 채널 영역(CH1) 표면의 실리콘 산화막은 불산(HF)을 포함하는 식각액으로 제거될 수 있다. 표면 가공 공정에 의하여, 제 1 채널 영역(CH1)이 라운드된 표면을 가질 수 있고, 제 1 채널 영역(CH1)의 폭은 제 1 소스/드레인 영역(SD1)에서의 것보다 작게 될 수 있다. 이에 따라, 제 1 채널 영역(CH1)은 나노 사이즈의 와이어 형태를 가질 수 있다. 표면 가공 공정에 의하여, 갭 영역(GA)에 인접한 완충막의 부분(111)에서의 게르마늄의 농도가 증가하여, 갭 영역(GA)에서 먼 완충막(110)에서의 것 보다 클 수 있다. 나아가, 갭 영역(GA)에 인접한 제 1 소스/드레인 영역의 부분(123)에서의 게르마늄의 농도가 증가하여, 갭 영역(GA)에서 먼 제 1 소스/드레인 영역(SD1)의 것 보다 클 수 있다.
도 19a 및 도 19b를 참조하여, 제 2 영역(R2)에서의 제 5 마스크 패턴(133)이 선택적으로 제거되어 제 2 게이트 영역(135b)을 노출할 수 있다. 제 1 및 제 2 게이트 영역들(135a, 135b) 내에 제 1 및 제 2 게이트 전극들(140a, 140b)이 각각 형성될 수 있다. 제 1 및 제 2 게이트 전극들(140a, 140b)은 제 1 및 제 2 상부 반도체 패턴들(122a, 122b)의 연장방향과 실질적으로 수직한 제 2 방향으로 연장할 수 있다. 제 1 및 제 2 게이트 전극들(140a, 140b)은 제 1 및 제 2 상부 반도체 패턴들(122a, 122b)의 측면을 따라 연장할 수 있다. 제 1 게이트 전극(140a)은 갭 영역(GA)으로 연장되어 제 1 상부 반도체 패턴(122a)의 하면을 덮을 수 있다. 제 1 게이트 전극(140a)은 제 1 상부 반도체 패턴(122a)의 제 1 채널 영역(CH1)을 둘러쌀 수 있다. 제 1 및 제 2 게이트 전극들(140a, 140b)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다.
제 1 및 제 2 게이트 전극들(140a, 140b)의 형성 전에, 제 1 및 제 2 게이트 영역들(135a, 135b)과 제 1 및 제 2 게이트 전극들(140a, 140b) 사이에 제 1 및 제 2 게이트 절연막들(142a, 142b)이 형성될 수 있다. 제 1 및 제 2 게이트 절연막들(142a, 142b)은 제 1 및 제 2 게이트 전극들(140a, 140b)과 절연 스패이서(134) 사이, 및 제 1 및 제 2 게이트 전극들(140a, 140b)과 완충막(110) 사이로 연장할 수 있다. 제 1 및 제 2 게이트 절연막들(142a, 142b)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 제 1 및 제 2 게이트 절연막들(142a, 142b)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 제 1 및 제 2 게이트 절연막들(142a, 142b)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
도 19a 및 도 19b를 다시 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치(100B)가 설명된다. 본 발명의 또 다른 실시예에 따른 반도체 장치(100C)는 제 1 영역(R1) 및 제 2 영역(R2)에서의 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)를 각각 포함할 수 있다. 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 기판(101) 상에 제공될 수 있다. 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 각각 PMOS 및 NMOS일 수 있다. 기판(101)과 제 1 및 제 2 트랜지스터들(TR1,TR2) 사이에 완충막(110)에 제공된다.
기판(101)은 실리콘을 포함하는 반도체 기판 또는 SOI 기판일 수 있다. 기판(101)은 제 1 도전형을 가질 수 있다. 완충막(110)은 30 원자% 이하의 게르마늄을 함유하는 실리콘 게르마늄막일 수 있다.
제 1 트랜지스터(TR1)는 제 1 게이트 전극(140a) 및 제 1 게이트 절연막(142a)을 사이에 두고 완충막(110)과 이격된 제 1 채널 영역(CH1)을 포함할 수 있다. 제 1 채널 영역(CH1)은 라운드된 표면을 가질 수 있다. 일 예로, 제 1 채널 영역(CH1)의 단면은 사각형, 타원형 또는 원형일 수 있으나 이에 한정되지 않는다. 제 1 채널 영역(CH1) 상에 제 1 게이트 절연막(142a) 및 제 1 게이트 전극(140a)이 차례로 제공될 수 있다. 제 1 게이트 절연막(142a) 및 제 1 게이트 전극(140a)은 제 1 상부 반도체 패턴(122a)과 완충막(110) 사이의 갭 영역(GA)으로 연장될 수 있다. 즉, 제 1 게이트 절연막(142a) 및 제 1 게이트 전극(140a)은 제 1 채널 영역(CH1)의 상면, 하면, 및 측면을 덮을 수 있다. 제 1 게이트 절연막(142a) 및 제 1 게이트 전극(140a)은 제 1 채널 영역(CH1)의 외주면을 둘러싸고, 제 1 채널 영역(CH1)은 제 1 게이트 전극(140a)을 관통할 수 있다. 제 1 채널 영역(CH1)은 실리콘 게르마늄막일 수 있다. 제 2 채널 영역(CH1)은 60 원자% 이상의 게르마늄을 함유할 수 있다.
제 1 트랜지스터(TR1)는 제 1 채널 영역(CH1)을 사이에 두고 제 1 방향으로 상호 이격된 제 1 소스/드레인 영역들(SD1)을 더 포함할 수 있다. 제 1 채널 영역(CH1)은 제 1 소스/드레인 영역들(SD1)보다 좁은 폭을 가질 수 있다. 제 1 소스/드레인 영역들(SD1)은 실리콘 게르마늄막일 수 있다. 제 1 소스/드레인 영역들(SD1)은 30 원자% 이상의 게르마늄을 함유할 수 있다. 제 1 소스/드레인 영역들(SD1)에 제 1 도전형의 불순물 영역(120P)이 형성될 수 있다. 제 1 불순물 영역(120P)은 제 1 소스/드레인 영역들(SD1)에서, 제 1 상부 반도체 패턴(122a)으로부터 제 1 하부 반도체 패턴(112a)으로 연장할 수 있다.
제 1 게이트 절연막(142a)은 실리콘 산화막을 포함할 수 있다. 제 1 게이트 절연막(142a)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 제 1 게이트 절연막(142a)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 제 1 게이트 전극(140a)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다.
제 1 트랜지스터(TR1)는 게이트-올-어라운드(Gate-All-Around)구조일 수 있다. 일 예로, 제 1 채널 영역(CH1)은 그의 폭이 수 나노미터에서 수십 나노미터 사이인 나노 와이어 또는 나노 튜브일 수 있다. 이와 같은 제 1 채널 영역(CH1)의 구조는 제 1 트랜지스터(TR1)의 단 채널 효과(short channel effect)를 완화할 수 있다. 즉, 제 1 채널 영역(CH1)은 그의 상면 및 측면뿐 아니라 하면까지 제 1 트랜지스터(TR1)의 채널로 사용될 수 있어, 채널 폭이 증가된다. 일반적으로, 집적도의 증가에 따라 채널 폭이 짧아지고 그에 따라 게이트에 의하여 제어되는 채널 영역에 있는 전하의 양이 감소된다. 그 결과, 트랜지스터의 문턱 전압이 증가될 수 있다. 본 발명의 실시예에 따르면, 제 1 채널 영역(CH1)은 게이트-올-어라운드 구조를 가지며, 그 결과 단 채널 효과를 완화할 수 있다. 일반적인 기술에 따르면, 나노 사이즈의 채널을 갖는 제 1 트랜지스터(TR1)는 구동 전류가 낮은 단점을 갖는다. 본 발명의 또 다른 실시예에 따르면, 제 1 채널 영역(CH1)은 고농도의 게르마늄(예를 들어, 60원자% 이상)을 함유하므로, 전류 이동도를 크게 할 수 있다. 이에 따라, 나노 사이즈의 채널을 갖는 트랜지스터임에도 높은 구동 전류가 획득될 수 있다.
제 1 영역(R1)에서, 완충막(110)은 제 1 채널 영역(CH1)에 인접하여 리세스된 갭 영역(GA)을 가질 수 있다. 갭 영역(GA)에 인접한 완충막의 부분(111)의 게르마늄 농도는 갭 영역(GA)에서 먼 완충막(110)의 것 보다 클 수 있다. 갭 영역(GA)에 인접한 소스/드레인 영역의 부분(123)에서의 게르마늄의 농도는 갭 영역(GA)에서 먼 소스/드레인 영역(SD)에서의 것 보다 클 수 있다.
제 2 트랜지스터(TR2)는 기판(101)으로부터 제 1 및 제 2 방향에 교차하는 제 3 방향(예를 들면, 기판의 주면에 수직인 방향)으로 돌출된 핀 부분(FN)을 포함할 수 있다. 핀 부분(FN)은 제 2 채널 영역(CH2), 및 제 2 채널 영역(CH2)을 사이에 두고 제 1 방향으로 상호 이격된 제 2 소스/드레인 영역들(SD2)을 포함할 수 있다. 핀 부분(FN)은 기판(101) 상에 차례로 적층된 제 2 하부 반도체 패턴(112b) 및 제 2 상부 반도체 패턴(122b)을 포함할 수 있다. 제 2 하부 반도체 패턴(112b)은 완충막(110)이 돌출된 부분일 수 있다. 제 2 상부 반도체 패턴(122b)은 실리콘의 패턴일 수 있다.
제 2 소스/드레인 영역들(SD2)에 제 2 도전형의 불순물 영역(120N)이 형성될 수 있다. 제 2 불순물 영역(120N)은 제 2 소스/드레인 영역들(SD2)에서, 제 2 상부 반도체 패턴(122b)으로부터 제 2 하부 반도체 패턴(112b)으로 연장할 수 있다.
제 2 채널 영역(CH2) 상에 제 2 게이트 절연막(142b) 및 제 2 게이트 전극(140b)이 차례로 제공될 수 있다. 제 2 게이트 절연막(142b) 및 제 2 게이트 전극(140b)은 제 2 채널 영역(CH2)의 측벽 및 상면을 따라 연장될 수 있다. 제 2 게이트 절연막(142b)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 제 2 게이트 절연막(142b)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 제 2 게이트 절연막(142b)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 제 2 게이트 전극(140b)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다.
제 2 게이트 전극(140b)은 제 1 게이트 전극(140a)과 일함수가 다른 물질로 구성될 수 있다. 제 1 게이트 전극(140a) 및 제 2 게이트 전극(140b)은 알루미늄을 함유하는 금속막(예를 들어, TaAl, TaAl, TaAlC 또는 TaAlC)일 수 있다. 제 1 게이트 전극(140a)의 알루미늄 농도는 제 2 게이트 전극(140b)의 알루미늄 농도 보다 작을 수 있다. 제 1 게이트 전극(140a)의 알루미늄 농도는 50 원자% 이하이고, 제 2 게이트 전극(140b)의 알루미늄 농도는 50 원자% 이상일 수 있다. 제 1 게이트 전극(140a) 및 제 2 게이트 전극(140b)은 금속막 상의 텅스텐막을 더 포함할 수 있다.
제 2 채널 영역(CH2)은 완충막(110)을 통하여 기판(101)과 연결될 수 있다. 따라서, 제 2 트랜지스터(TR2)의 채널은 바디(body), 즉, 기판(101)에 전기적으로 연결될 수 있다. 이와 같은 바디 콘택 구조는 제 2 트랜지스터(TR2)의 동작 시 발생되는 핫 캐리어 효과(Hot Carrier Effect)를 완화할 수 있다. 일반적으로, 집적도의 증가에 따라 채널 길이가 짧아지는 경우, 드레인 접합에서 캐리어들에 가해지는 최대 전계는 증가된다. 그 결과, 캐리어들은 충돌 이온화(Impact Ionization)를 일으킬 수 있을 정도로 충분히 큰 운동에너지를 갖는 핫 캐리어가 될 수 있다. 이와 같은 핫 캐리어들은 이차 전자-정공 쌍(secondary electron-hole pair)을 생성하고, 생성된 이차 전자-정공 쌍에 의하여 트랜지스터의 특성이 열화될 수 있다. 본 발명의 일 실시예에 따르면, 제 2 채널 영역(CH2)은 기판(101)에 전기적으로 접속되고, 그 결과 핫 캐리어들에 의하여 생성된 전하들이 기판(101)으로 용이하게 배출될 수 있다.
이러한 본 발명의 또 다른 실시예들에 따른 반도체 장치는 우수한 성능의 CMOS 장치로 응용될 수 있을 것이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 20을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(도 20의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 21은 전자 시스템(도 20의 1100)이 모바일 폰(800)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 21의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상의 실리콘 게르마늄을 포함하는 완충막;
    상기 완충막 상에 제공되고, 소스 영역, 드레인 영역, 상기 소스 영역과 상기 드레인 영역을 연결하며 제1 방향으로 연장되는 채널 영역을 포함하는 반도체 패턴;
    상기 채널 영역을 둘러싸고, 상기 기판과 상기 채널 영역 사이로 연장되는 게이트 전극; 및
    상기 게이트 전극을 둘러싸는 게이트 절연막을 포함하되,
    상기 소스 영역 및 상기 드레인 영역은 30 원자% 이상의 게르마늄을 함유하고,
    상기 채널 영역은 60 원자% 이상의 게르마늄을 함유하고,
    상기 게이트 전극의 최하면은 상기 기판의 상면보다 높은 레벨에 위치하고,
    상기 게이트 전극의 최하면은 상기 완충막의 상면보다 낮은 레벨에 위치하고,
    상기 채널 영역의 상기 제1 방향으로의 길이는 상기 게이트 전극 및 상기 게이트 절연막 전체의 상기 제1 방향으로의 길이보다 작은 반도체 장치.
  2. 제 1 항에 있어서,
    상기 완충막은 30 원자% 이하의 게르마늄을 함유하는 반도체 장치.
  3. 삭제
  4. 제 1 영역 및 제 2 영역을 포함하는 기판;
    상기 기판 상의 실리콘 게르마늄을 포함하는 완충막;
    상기 제 1 영역의 상기 완충막 상에 제공되고, 상기 기판으로부터 돌출된 제 1 채널 영역 및 상기 제 1 채널 영역의 측면을 덮는 제 1 게이트 전극을 포함하는 제 1 트랜지스터; 및
    상기 제2 영역의 상기 완충막 상에 제공되고, 제 2 채널 영역 및 상기 제 2 채널 영역을 둘러싸고 상기 기판과 상기 제 2 채널 영역 사이로 연장되는 제 2 게이트 전극을 포함하는 제 2 트랜지스터를 포함하고,
    상기 제 1 채널 영역 및 상기 제 2 채널 영역은 실리콘을 포함하고, 상기 제 2 채널 영역에서의 게르마늄 농도는 상기 제 1 채널 영역의 것 보다 큰 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 알루미늄을 함유하는 금속막인 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 게이트 전극의 알루미늄 농도는 상기 제 2 게이트 전극의 알루미늄 농도 보다 큰 반도체 장치.
  7. 기판 상에 실리콘 게르마늄을 포함하는 완충막을 형성하는 것;
    상기 완충막 상에, 채널 영역 및 상기 채널 영역 양측의 소스/드레인 영역들을 갖는 반도체 패턴을 형성하는 것;
    상기 소스/드레인 영역들을 덮는 절연 패턴을 사용하여 상기 완충막의 상부를 리세스하는 것;
    상기 채널 영역 아래의 상기 완충막을 선택적으로 제거하여 갭 영역을 형성하는 것; 및
    상기 반도체 패턴의 상기 채널 영역을 둘러싸는 게이트 전극을 형성하는 것을 포함하고, 상기 반도체 패턴은 30 원자% 이상의 게르마늄을 함유하는 반도체 장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 완충막은 30 원자% 이하의 게르마늄을 함유하는 반도체 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 갭 영역을 형성한 후, 상기 채널 영역 영역이 라운드된 표면을 갖도록 표면 가공 공정을 하는 것을 더 포함하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 표면 가공 공정은 산소 분위기에서의 열처리 공정을 포함하고,
    상기 표면 가공 공정에 의하여, 상기 채널 영역에서의 게르마늄 농도가 상기 소스/드레인 영역들에서의 것보다 증가하고, 상기 채널 영역은 60 원자% 이상의 게르마늄을 함유하는 반도체 장치의 제조방법.
KR1020140050169A 2014-04-25 2014-04-25 반도체 장치 및 그 제조 방법 KR102083632B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140050169A KR102083632B1 (ko) 2014-04-25 2014-04-25 반도체 장치 및 그 제조 방법
US14/606,017 US9536950B2 (en) 2014-04-25 2015-01-27 Semiconductor device and method of fabricating the same
US15/298,288 US9825034B2 (en) 2014-04-25 2016-10-20 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140050169A KR102083632B1 (ko) 2014-04-25 2014-04-25 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20150124048A KR20150124048A (ko) 2015-11-05
KR102083632B1 true KR102083632B1 (ko) 2020-03-03

Family

ID=54335529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140050169A KR102083632B1 (ko) 2014-04-25 2014-04-25 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (2) US9536950B2 (ko)
KR (1) KR102083632B1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9953989B2 (en) 2014-03-31 2018-04-24 Taiwan Semiconductor Manufacturing Company Limited and National Taiwan University Antifuse array and method of forming antifuse using anodic oxidation
US9528194B2 (en) * 2014-03-31 2016-12-27 Taiwan Semiconductor Manufacturing Company Limited & National Taiwan University Systems and methods for forming nanowires using anodic oxidation
US9406529B1 (en) * 2015-03-05 2016-08-02 International Business Machines Corporation Formation of FinFET junction
US9831324B1 (en) 2016-08-12 2017-11-28 International Business Machines Corporation Self-aligned inner-spacer replacement process using implantation
FR3057702B1 (fr) * 2016-10-13 2018-12-07 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor a effet de champ a grille enrobante
KR102293127B1 (ko) * 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11121131B2 (en) 2017-06-23 2021-09-14 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US10147820B1 (en) * 2017-07-26 2018-12-04 International Business Machines Corporation Germanium condensation for replacement metal gate devices with silicon germanium channel
CN110970432A (zh) * 2018-09-28 2020-04-07 芯恩（青岛）集成电路有限公司 全包围栅纳米片互补反相器结构及其制造方法
US10998338B2 (en) * 2018-11-13 2021-05-04 Micron Technology, Inc. Integrated assemblies having ferroelectric transistors with heterostructure active regions
EP3660922A1 (en) * 2018-11-27 2020-06-03 IMEC vzw A method of forming a stack of insulated cmos devices
US10892328B2 (en) * 2019-03-04 2021-01-12 International Business Machines Corporation Source/drain extension regions and air spacers for nanosheet field-effect transistor structures
US11217694B2 (en) * 2019-03-18 2022-01-04 Shanghai Industrial Μtechnology Research Institute Field-effect transistor and method for manufacturing the same
US11799035B2 (en) * 2019-04-12 2023-10-24 The Research Foundation For The State University Of New York Gate all-around field effect transistors including quantum-based features
US11728344B2 (en) * 2019-06-28 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid SRAM design with nano-structures
US11296227B2 (en) * 2019-10-16 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
FR3119268B1 (fr) * 2021-01-26 2023-11-03 Commissariat Energie Atomique Procédé de réalisation de zones à base de SiGe à différentes concentrations en Ge

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050285097A1 (en) * 2004-06-24 2005-12-29 Huiling Shang Integration of strained Ge into advanced CMOS technology
US20110062421A1 (en) * 2009-09-16 2011-03-17 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6649480B2 (en) 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US7037794B2 (en) 2004-06-09 2006-05-02 International Business Machines Corporation Raised STI process for multiple gate ox and sidewall protection on strained Si/SGOI structure with elevated source/drain
US7384829B2 (en) 2004-07-23 2008-06-10 International Business Machines Corporation Patterned strained semiconductor substrate and device
JP4604637B2 (ja) 2004-10-07 2011-01-05 ソニー株式会社 半導体装置および半導体装置の製造方法
US20090130826A1 (en) * 2004-10-11 2009-05-21 Samsung Electronics Co., Ltd. Method of Forming a Semiconductor Device Having a Strained Silicon Layer on a Silicon-Germanium Layer
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
US7892905B2 (en) * 2005-08-02 2011-02-22 Globalfoundries Singapore Pte. Ltd. Formation of strained Si channel and Si1-xGex source/drain structures using laser annealing
US7902008B2 (en) * 2005-08-03 2011-03-08 Globalfoundries Inc. Methods for fabricating a stressed MOS device
JP2007142291A (ja) 2005-11-21 2007-06-07 Canon Anelva Corp 半導体構造およびその成長方法
JP4271210B2 (ja) * 2006-06-30 2009-06-03 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
US20080135949A1 (en) 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
US20090072271A1 (en) 2007-09-18 2009-03-19 Leonardo Gomez EPITAXIAL GROWTH OF THIN SMOOTH GERMANIUM (Ge) ON SILICON (Si) UTILIZING AN INTERFACIAL SILICON GERMANIUM (SiGe) PULSE GROWTH METHOD
KR20090044566A (ko) 2007-10-31 2009-05-07 주식회사 하이닉스반도체 반도체 기판 제조 방법
WO2009072984A1 (en) 2007-12-07 2009-06-11 Agency For Science, Technology And Research A silicon-germanium nanowire structure and a method of forming the same
JP4724231B2 (ja) 2009-01-29 2011-07-13 株式会社東芝 半導体装置およびその製造方法
US20100327317A1 (en) 2009-06-26 2010-12-30 Ravi Pillarisetty Germanium on insulator using compound semiconductor barrier layers
FR2949901B1 (fr) 2009-09-10 2012-03-16 Commissariat Energie Atomique Procede de stabilisation de nonofils en germanium obtenus par condensation.

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050285097A1 (en) * 2004-06-24 2005-12-29 Huiling Shang Integration of strained Ge into advanced CMOS technology
US20110062421A1 (en) * 2009-09-16 2011-03-17 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US20170040323A1 (en) 2017-02-09
KR20150124048A (ko) 2015-11-05
US9536950B2 (en) 2017-01-03
US9825034B2 (en) 2017-11-21
US20150311286A1 (en) 2015-10-29

Similar Documents

Publication Publication Date Title
KR102083632B1 (ko) 반도체 장치 및 그 제조 방법
KR102069609B1 (ko) 반도체 소자 및 그 제조 방법
US11251312B2 (en) Semiconductor device
KR102083627B1 (ko) 반도체 소자 및 그 제조 방법
CN106611792B (zh) 半导体器件及其制造方法
KR102150942B1 (ko) 핀펫을 구비하는 반도체 장치
KR102038486B1 (ko) 반도체 장치 및 그 제조 방법
US20190074223A1 (en) Semiconductor device and fabricating method thereof
US9362397B2 (en) Semiconductor devices
KR102219678B1 (ko) 반도체 소자 및 이의 제조 방법
KR102050214B1 (ko) 반도체 소자 제조 방법
TW201829293A (zh) 半導體元件
US8735984B2 (en) FinFET with novel body contact for multiple Vt applications
KR101979637B1 (ko) 반도체 소자
KR102272133B1 (ko) 상이한 문턱 전압들을 갖는 트랜지스터들
CN109979880B (zh) 半导体结构及其形成方法
KR20140038825A (ko) 반도체 장치 및 그 제조 방법
CN110571192A (zh) 半导体结构及其形成方法
CN110034015B (zh) 一种纳米线围栅器件的形成方法
KR102550779B1 (ko) 반도체 장치 및 이의 제조 방법
KR102274734B1 (ko) 반도체 장치 및 그 제조 방법
US11398593B2 (en) Method for producing an electronic component with double quantum dots
KR20220031072A (ko) 3d 로직 및 메모리 회로를 향상시키기 위해 상이한 트랜지스터 아키텍처를 가진 트랜지스터들의 다중 평면
US20230163129A1 (en) Transistor Gate Structures and Methods of Forming the Same
US20230395432A1 (en) P-Type Semiconductor Devices With Different Threshold Voltages And Methods Of Forming The Same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant