KR20090044566A - 반도체 기판 제조 방법 - Google Patents
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Abstract
본 발명은 게르마늄 채널 또는 인장 게르마늄 채널을 사용하기 위한 기판의 제조 방법에 관한 것으로, 실리콘 기판 상부에 산화막을 형성하는 단계와, 상기 산화막에 화학적 기계적 연마 공정을 수행하는 단계와, 상기 산화막 상부에 게르마늄 탄소층을 형성하는 단계와, 상기 게르마늄 탄소층에 제1 어닐링 공정을 수행하는 단계와, 상기 게르마늄 탄소층으로부터 게르마늄을 성장시켜 게르마늄 에피층을 형성하는 단계와, 상기 게르마늄 탄소층 및 상기 게르마늄 에피층에 제2 어닐링 공정을 수행하는 단계를 포함하는 반도체 기판 제조 방법을 개시한다.
Description
본 발명은 반도체 기판의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 기술에 있어 미세 전자 공학 및 광전자 공학에서의 신규 애플리케이션을 가지는 새로운 물질 구조를 형성하는 것에 관한 것이며, 채널 기술에 적용시킴으로써 채널의 저항 및 속도 측면에서 개선될 수 있는 반도체 기판 제조 방법에 관한 것이다.
종래의 실리콘을 기본으로 하는 반도체에 있어서는 주로 실리콘 채널을 사용하고 있다. 초기에는 게르마늄 기판이 사용되긴 하였으나 가격이 실리콘보다 비싸고 자연적인 산화막이 만들어지기 어렵기 때문에 현재는 주로 실리콘 기판이 사용되고 있다. 그런데, 실리콘의 유동성 (mobility)의 한계를 극복하기 위해 실리콘을 기본으로 하는 실리콘 게르마늄이나 인장 실리콘 (strained Si) 채널을 사용하기 위해 많은 연구를 진행하고 있다.
현재까지 반도체 기술의 발전은 소자의 크기 (dimension)를 줄임으로써, 단위 면적당 집적도를 증가시키고 소자의 동작 속도를 빠르게 하는 방향으로 진행되어 왔다.
이처럼 종래에는 실리콘 기판을 그대로 사용하여 채널로 사용하였으나, 좀더 높은 속도로 가기에는 많은 문제점에 도달하고 있다. CMOS 소자의 크기가 100㎚ 이하의 크기가 되면서 짧은 채널 효과 (short-channel effect)와 같은 소자의 소형화에 따른 문제점이 점점 심각하게 노출되기 시작하였으며, 종래에 사용되어 온 소자 구조 및 제작 기술만으로는 집적도나 소자 동작 특성 개선에 있어 한계에 부딪히게 되었다. 또한, 실리콘의 고유 채널 저항에 의해 캐리어 (carrier)의 유동성도 한계에 다다르고 있는 실정이다.
이에 따라, 현재 반도체 산업에서는 실리콘 기판을 그대로 이용하는 실리콘 채널 대신에, 차세대 채널로서 인장 실리콘을 비롯하여 실리콘 게르마늄, 게르마늄, 갈륨 비소 계열의 물질에 대한 많은 연구를 진행하고 있는 추세이다.
본 발명은 종래의 채널인 실리콘을 대체하여 게르마늄 채널을 사용하기 위한 기판의 제조 방법에 관한 것으로, 종래의 SOI (Si On Insulator) 기술에 채널로서 게르마늄 채널 혹은 인장 게르마늄 채널을 사용할 수 있는 구조를 만들기 위한 반도체 기판의 제조 방법을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위하여 본 발명에서는
실리콘 기판 상부에 산화막을 형성하는 단계;
상기 산화막에 화학적 기계적 연마 공정을 수행하는 단계;
상기 산화막 상부에 게르마늄 탄소층을 형성하는 단계;
상기 게르마늄 탄소층에 제1 어닐링 공정을 수행하는 단계;
상기 게르마늄 탄소층으로부터 게르마늄을 성장시켜 게르마늄 에피층을 형성하는 단계; 및
상기 게르마늄 탄소층 및 상기 게르마늄 에피층에 제2 어닐링 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법 및 이러한 방법에 의해 제조되는 것을 특징으로 하는 반도체 소자를 제공한다.
상기 산화막을 형성하는 단계는 퍼니스 열처리법, 화학기상 증착법 또는 스핀 코팅법으로 수행하고,
상기 게르마늄 탄소층을 형성하는 단계는 퍼니스 열처리법, 화학기상 증착법 또는 물리기상 증착법으로 수행하며,
상기 게르마늄 탄소층에서 탄소의 함유량은 게르마늄 100 중량부에 대해 5 내지 100 중량부이고,
상기 제1 어닐링 공정 및 제2 어닐링 공정을 수행하는 단계는 각각 열, 플라즈마, 레이저 또는 급속 열처리로 수행하며,
상기 게르마늄 에피층은 상기 게르마늄 탄소층 상에서 게르마늄 에피층이 인장력을 유지할 수 있는 임계 두께 이내로 형성되는 것을 특징으로 한다.
본 발명은 실리콘 기판을 그대로 사용하면서 게르마늄 채널 혹은 인장 게르마늄 채널을 만들 수 있기 때문에, 게르마늄 기판을 사용하는 것보다 기판의 가격면에서 경제적인 효과가 있다.
또한 종래의 실리콘 채널보다 게르마늄 채널 혹은 인장 게르마늄 채널의 유동성이 더욱 우수하기 때문에 반도체의 속도 및 전기적 특성 향상에 기여할 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 바람직한 실시 형태를 설명하면 다음과 같다.
도 1a 내지 도 1g 는 본 발명에 따른 반도체 기판의 제조 방법을 도시하는 공정 단면도이다.
도 1a 를 참조하면, 실리콘 기판(10) 상부에 퍼니스 열처리법, 화학기상 증 착법 또는 스핀 코팅법을 이용해 5Å 내지 50Å 두께의 산화막(12)을 성장 혹은 증착한다.
도 1b 를 참조하면, 산화막(12)의 거칠기를 개선하기 위해 화학적 기계적 연마 공정을 수행한다.
도 1c 를 참조하면, 상기 화학적 기계적 연마 공정이 완료되어 평탄화된 산화막(12)을 세정한 후에, 그 상부에 퍼니스 열처리법, 화학기상 증착법 또는 물리기상 증착법을 수행하여 게르마늄 탄소층(14)을 20Å 내지 1000Å 두께로 성장 혹은 증착한다.
게르마늄 탄소층(14)은 게르마늄 원자 사이에 게르마늄과의 격자 상수차가 큰 탄소 원자가 침투하여 생성이 된 침입형 탄화물로서, 게르마늄 탄소층(14)을 형성할 때에 탄소의 농도를 높일 때마다 게르마늄과 탄소 간의 격자 상수차이는 점점 커지게 된다.
따라서, 상기한 바를 고려하여 게르마늄 채널의 인장력을 조절하기 위해 게르마늄 탄소층(14)에서 탄소의 함유량은 게르마늄 100 중량부에 대해 5 내지 100 중량부인 것이 바람직하다.
다음, 게르마늄 탄소층(14)의 거칠기를 개선하고 게르마늄 탄소층(14) 내에서의 탄소의 고른 분포를 위해 열, 플라즈마, 레이저 또는 급속 열처리를 이용하여 제1 어닐링 공정을 수행한다.
도 1d 를 참조하면, 게르마늄 탄소층(14)으로부터 게르마늄을 성장시켜 10Å 내지 100Å 두께의 게르마늄 에피층(16)을 형성한다. 상기 게르마늄 에피층(16)의 두께는 게르마늄 탄소층(14) 상에서 게르마늄 에피층(16)이 인장력을 유지할 수 있는 임계 두께 이내이다.
다음, 게르마늄 탄소층(14)과 게르마늄 에피층(16) 계면의 탈구 (dislocation)의 감소를 위해 열, 플라즈마, 레이저 또는 급속 열처리를 이용하여 제2 어닐링 공정을 수행한다.
이처럼 본 발명에서는 게르마늄 채널 다시 말해, 게르마늄 에피층(16)의 하부층에 게르마늄 탄소층(14)이 존재함으로써, 게르마늄 에피층(16)과 게르마늄 탄소층(14)간의 격자 상수차가 발생하게 되어, 게르마늄 에피층(16)은 인장력을 받게 되므로 임계 두께 이내에서 인장 게르마늄이 형성될 수 있다.
다음 후속 공정으로서 도 1e 내지 1g 를 참조하면, 실리콘 기판(10)에 일정한 깊이를 갖는 트렌치(18)를 형성한 다음, 트렌치 내에 절연물질인 매립 산화막(20)을 증착시킨 다음, CMP 공정으로 매립 산화막(20)의 불필요한 부분을 식각함으로써 실리콘 기판(10)에 소자분리영역인 STI 소자분리막(22)을 형성시킨다.
상기한 바와 같이, 본 발명에서는 종래에는 사용되지 않았던 게르마늄 탄소층을 이용하여 게르마늄 채널에 인장력을 부여함으로써 인장 게르마늄 채널을 만들 수 있어, 종래의 게르마늄 채널 대비 속도 향상의 효과도 가져올 수 있다.
또한, 본 발명에서는 실리콘 기판을 그대로 사용하면서 인장 게르마늄의 특성 또한 얻을 수 있으며, 아울러 종래의 실리콘 기판을 그대로 사용하면서 채널만을 게르마늄으로 사용할 수 있는 기술이므로, 실리콘의 고유의 채널 저항의 문제점을 게르마늄으로 바꿈으로써 좀 더 개선된 유동성 향상을 가져올 수 있다.
또한, 본 발명에서는 게르마늄 채널 혹은 인장 게르마늄 채널을 사용함으로써, 소오스/드레인 물질로서 게르마늄이 함유된 게르마늄실리사이드를 사용할 수 있으며, 게르마늄 탄소층을 전류 누설 배리어 (current leak barrier)로서 사용할 수 있다.
한편, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1g 는 본 발명에 따른 반도체 기판의 제조 방법을 도시하는 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판
12 : 산화막
14 : 게르마늄 탄소층
16 : 게르마늄 에피층
18 : 트렌치
20 : 매립 산화막
22 : STI 소자분리막
Claims (7)
- 실리콘 기판 상부에 산화막을 형성하는 단계;상기 산화막에 화학적 기계적 연마 공정을 수행하는 단계;상기 산화막 상부에 게르마늄 탄소층을 형성하는 단계;상기 게르마늄 탄소층에 제1 어닐링 공정을 수행하는 단계;상기 게르마늄 탄소층으로부터 게르마늄을 성장시켜 게르마늄 에피층을 형성하는 단계; 및상기 게르마늄 탄소층 및 상기 게르마늄 에피층에 제2 어닐링 공정을 수행하는 단계를 포함하는 반도체 기판 제조 방법.
- 청구항 1 에 있어서,상기 산화막을 형성하는 단계는 퍼니스 열처리법, 화학기상 증착법 또는 스핀 코팅법으로 수행하는 것을 특징으로 하는 반도체 기판 제조 방법.
- 청구항 1 에 있어서,상기 게르마늄 탄소층을 형성하는 단계는 퍼니스 열처리법, 화학기상 증착법 또는 물리기상 증착법으로 수행하는 것을 특징으로 하는 반도체 기판 제조 방법.
- 청구항 1 에 있어서,상기 게르마늄 탄소층에서 탄소의 함유량은 게르마늄 100 중량부에 대해 5 내지 100 중량부인 것을 특징으로 하는 반도체 기판 제조 방법.
- 청구항 1 에 있어서,상기 제1 어닐링 공정 및 제2 어닐링 공정을 수행하는 단계는 각각 열, 플라즈마, 레이저 또는 급속 열처리로 수행하는 것을 특징으로 하는 반도체 기판 제조 방법.
- 청구항 1 에 있어서,상기 게르마늄 에피층은 상기 게르마늄 탄소층 상에서 게르마늄 에피층이 인장력을 유지할 수 있는 임계 두께 이내로 형성되는 것을 특징으로 하는 반도체 기판 제조 방법.
- 청구항 1 에 기재된 반도체 기판 제조 방법에 의해 제조되는 것을 특징으로 하는 반도체 소자.
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Cited By (2)
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2007
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