JPS59177957A - チツプ実装方法 - Google Patents
チツプ実装方法Info
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- JPS59177957A JPS59177957A JP5034683A JP5034683A JPS59177957A JP S59177957 A JPS59177957 A JP S59177957A JP 5034683 A JP5034683 A JP 5034683A JP 5034683 A JP5034683 A JP 5034683A JP S59177957 A JPS59177957 A JP S59177957A
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- JP
- Japan
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- chip
- section
- pad
- substrate
- thermal expansion
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
- H05K3/3426—Leaded components characterised by the leads
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ＩＪ発明の技術分野
本発明はチップ実装方法に関し、更に詳しくはフリップ
チップ実装方式において基板とチップとを接続するパッ
ドのはがれを防止するようにしたチップ電装方法に圓す
る。
チップ実装方式において基板とチップとを接続するパッ
ドのはがれを防止するようにしたチップ電装方法に圓す
る。
（２〕技術の背景並ひに従来技術と問題点従来、基板と
チップを＆絖する方式に軸線を用いるワイヤボンディン
グ法および細線を用いないワイヤレスボンディング法が
ある。このワイヤレスボンディング法の代表的な方法で
かつ実用化されているものにフリップチップ法がある。
チップを＆絖する方式に軸線を用いるワイヤボンディン
グ法および細線を用いないワイヤレスボンディング法が
ある。このワイヤレスボンディング法の代表的な方法で
かつ実用化されているものにフリップチップ法がある。
このフリップチップ法は、予じめチ、７°の電極部には
んだ・やンプを形成しておき、予備はんだした基板の導
体部にフェイスダウン（下向き）方式で導体・母ターン
面に直接接続させる方法である。この方法において、前
記はんだ・母ンプはＩＣチップと基板とを接続するパッ
ドを構成するものである。このようカ従来の７リツプチ
ツプ方式において、ＩＣチップと基板上のはんだ付の際
、あるいははんだ付終了の後、３００℃程度の高温から
室温に低下するまでの間に、基板とチップのそれぞれの
熱膨張率の差が原因でパッドのはく離が生ずることがあ
った。更に、かかるノやラドのはく離はＩＣとチッｆｆ
組込んだ半導体装置の実際の使用中においても、通電の
結果基板とチップとの温度差が生じ・母ッドのはく離現
象が生じる事態もあった。
んだ・やンプを形成しておき、予備はんだした基板の導
体部にフェイスダウン（下向き）方式で導体・母ターン
面に直接接続させる方法である。この方法において、前
記はんだ・母ンプはＩＣチップと基板とを接続するパッ
ドを構成するものである。このようカ従来の７リツプチ
ツプ方式において、ＩＣチップと基板上のはんだ付の際
、あるいははんだ付終了の後、３００℃程度の高温から
室温に低下するまでの間に、基板とチップのそれぞれの
熱膨張率の差が原因でパッドのはく離が生ずることがあ
った。更に、かかるノやラドのはく離はＩＣとチッｆｆ
組込んだ半導体装置の実際の使用中においても、通電の
結果基板とチップとの温度差が生じ・母ッドのはく離現
象が生じる事態もあった。
（３）発明の目的および構成
本発明は、かかるフリッゾチップ方式における従来の問
題点を解消し、基板とチップとを接続する・ヤツドのは
く離を防止することをその目的とするものでろり、かか
る目的のために本発明は基板とチップとを接続するパッ
ドに弾性髪形もしくは塑性変形を行なわせ、基板とチッ
プの熱膨張の差によるストレスを吸収するようにしたと
とを特徴とする。
題点を解消し、基板とチップとを接続する・ヤツドのは
く離を防止することをその目的とするものでろり、かか
る目的のために本発明は基板とチップとを接続するパッ
ドに弾性髪形もしくは塑性変形を行なわせ、基板とチッ
プの熱膨張の差によるストレスを吸収するようにしたと
とを特徴とする。
すなわち、本発明においては、チップと基板との熱膨張
の差による応力を、・千ツド自体が吸収するよう々構造
にするものである。このため、パラｒの構造としてはハ
ンダに弾性変形部あるいは塑性変形部を設けた構造とす
ることができる。
の差による応力を、・千ツド自体が吸収するよう々構造
にするものである。このため、パラｒの構造としてはハ
ンダに弾性変形部あるいは塑性変形部を設けた構造とす
ることができる。
以下、本発明の実施例を第１図および第２図に基づいて
説明する。
説明する。
（４）実施例
第１図は本発明方法に使用する・母ツドＡでＩＣチッｆ
１と基板２とを接続した状態を示す。パッドＡは、弾性
限界の高い金属、例えばＢｅ−Ｃｕ合金、Ｂｅ−Ｃｏ合
金あるいは通常のバネ材に使用される金属等を使用して
任慧の形状（例えば断面工形、断も一方喝にハンダ部４
を設けて形成される。このようなパッドＡのハンダ部４
と、チップの電極５および基板の配線６とをハンダ付け
して、チップ１と基板２との接続を行う。この態様にお
いては、縮径部は弾性変形部７を構成するものである。
１と基板２とを接続した状態を示す。パッドＡは、弾性
限界の高い金属、例えばＢｅ−Ｃｕ合金、Ｂｅ−Ｃｏ合
金あるいは通常のバネ材に使用される金属等を使用して
任慧の形状（例えば断面工形、断も一方喝にハンダ部４
を設けて形成される。このようなパッドＡのハンダ部４
と、チップの電極５および基板の配線６とをハンダ付け
して、チップ１と基板２との接続を行う。この態様にお
いては、縮径部は弾性変形部７を構成するものである。
このように構成した半導体装置において、例えはその使
用中におけるチップ１および基板２との熱膨張の差によ
るストレスは弾性変形部７の変形によシ吸収され、また
・ぐラドＡに加わる張力が減少される。
用中におけるチップ１および基板２との熱膨張の差によ
るストレスは弾性変形部７の変形によシ吸収され、また
・ぐラドＡに加わる張力が減少される。
第２図に基づき、本発明の他の実施例を説明する。この
例においてはｉ４ッドＡは、容易に塑性変形しやすい金
属、例えばＩ ｎ ＋ Ｐ ｂ ＋ Ｓ ｎ等の低融点
金部を円柱状に形成した接続金具３である。塑性変形部
８の少なくとも一方端にハンダ部４を設けてパッドＡ′
（ｉｌ−作成する。かかるパッドＡを用いチップ１と基
板２と全接続し、実装処理を行う。このようにして作成
した半導体装置は、例えばその使用において塑性変形部
８で塑性変形し熱膨張にょるストレス好都合に吸収する
。
例においてはｉ４ッドＡは、容易に塑性変形しやすい金
属、例えばＩ ｎ ＋ Ｐ ｂ ＋ Ｓ ｎ等の低融点
金部を円柱状に形成した接続金具３である。塑性変形部
８の少なくとも一方端にハンダ部４を設けてパッドＡ′
（ｉｌ−作成する。かかるパッドＡを用いチップ１と基
板２と全接続し、実装処理を行う。このようにして作成
した半導体装置は、例えばその使用において塑性変形部
８で塑性変形し熱膨張にょるストレス好都合に吸収する
。
（５）発明の詳細
な説明したように本発明は・やラド部に塑性変形あるい
は又、弾性変形し得る部分を設けるように構成したもの
であるから、チップと基板との熱膨張差によるストレス
を前記部分に吸収せしめることができ、従って・母ッド
のはく離を防止する効果を秦する。
は又、弾性変形し得る部分を設けるように構成したもの
であるから、チップと基板との熱膨張差によるストレス
を前記部分に吸収せしめることができ、従って・母ッド
のはく離を防止する効果を秦する。
第１図は本発明の一実施例を示す断面図であシ、第２図
は本発明の他の実施例を示す断面図である。 １・・・チップ、２・・・基板、３・・・接続金具、４
・・・ハンダ部、７・・・弾性変形部、８・・・塑性変
形部、Ａ・・・パッド。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 田′ 幸 男 弁理士 山 口 昭 之
は本発明の他の実施例を示す断面図である。 １・・・チップ、２・・・基板、３・・・接続金具、４
・・・ハンダ部、７・・・弾性変形部、８・・・塑性変
形部、Ａ・・・パッド。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 田′ 幸 男 弁理士 山 口 昭 之
Claims (1)
- 【特許請求の範囲】 １、基板とチップとを接続する・ぐラドに、弾性変形も
しくは塑性変形を行なわせ、基板とチップの熱膨張の差
によるストレスを吸収させることを特徴とする、チップ
実装方法。 ２、前記パッドの一部を弾性変形部材もしくは塑性変形
部材で構成する、前記特許請求の範囲第１項Ｓ口載のチ
ップ実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5034683A JPS59177957A (ja) | 1983-03-28 | 1983-03-28 | チツプ実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5034683A JPS59177957A (ja) | 1983-03-28 | 1983-03-28 | チツプ実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59177957A true JPS59177957A (ja) | 1984-10-08 |
Family
ID=12856350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5034683A Pending JPS59177957A (ja) | 1983-03-28 | 1983-03-28 | チツプ実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177957A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2622741A1 (fr) * | 1987-11-04 | 1989-05-05 | Nec Corp | Structure pour connexion de substrats a coefficients de dilatation thermique differents |
| JPH01170035A (ja) * | 1987-12-02 | 1989-07-05 | Amp Inc | マイクロ入出力ピンおよびその製造方法 |
| US7122403B2 (en) | 2001-12-21 | 2006-10-17 | Intel Corporation | Method of interconnecting die and substrate |
| US7235886B1 (en) | 2001-12-21 | 2007-06-26 | Intel Corporation | Chip-join process to reduce elongation mismatch between the adherents and semiconductor package made thereby |
| US7538390B2 (en) * | 2004-10-07 | 2009-05-26 | Sony Corporation | Semiconductor device with PMOS and NMOS transistors |
-
1983
- 1983-03-28 JP JP5034683A patent/JPS59177957A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2622741A1 (fr) * | 1987-11-04 | 1989-05-05 | Nec Corp | Structure pour connexion de substrats a coefficients de dilatation thermique differents |
| JPH01170035A (ja) * | 1987-12-02 | 1989-07-05 | Amp Inc | マイクロ入出力ピンおよびその製造方法 |
| US7122403B2 (en) | 2001-12-21 | 2006-10-17 | Intel Corporation | Method of interconnecting die and substrate |
| US7235886B1 (en) | 2001-12-21 | 2007-06-26 | Intel Corporation | Chip-join process to reduce elongation mismatch between the adherents and semiconductor package made thereby |
| US7538390B2 (en) * | 2004-10-07 | 2009-05-26 | Sony Corporation | Semiconductor device with PMOS and NMOS transistors |
| US7871878B2 (en) | 2004-10-07 | 2011-01-18 | Sony Corporation | Method of fabricating PMOS and NMOS transistor on the same substrate |
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