JPS61101061A - 半導体装置 - Google Patents

半導体装置

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JPS61101061A
JPS61101061A JP59222157A JP22215784A JPS61101061A JP S61101061 A JPS61101061 A JP S61101061A JP 59222157 A JP59222157 A JP 59222157A JP 22215784 A JP22215784 A JP 22215784A JP S61101061 A JPS61101061 A JP S61101061A
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JP
Japan
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mounting
substrate
semiconductor device
pins
board
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Mikihiko Ito
幹彦 伊藤
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は半導体装置、特に高集積化した半導体装置の基
板実装に適用して有効な技術に関するものである。
［背景技術］ 電子機器の小型化の傾向から、半導体装置にも高集積化
が要求されているが、かかる要求に応じる半導体装置と
して、たとえばピングリッドアレイ型パッケージからな
る半導体装置が知られている。
このピングリッドアレイ型の半導体装置はセラミックま
たはプラスチックのパッケージの裏面にマトリックス状
にピンを取付けた構造を有しており、外部電極が数多く
確保できる点から、高集積化に適したパッケージのひと
つとして考えられているものである。
しかし、ビングリッドアレイ型の半導体装置は前記のよ
うに外部電極がピンで構成されているため、基板実装の
際は、ピンに対応するホールを形成した基板にピンを挿
入してハンダ付けするか、もしくはソケットを介して基
板に実装する等、実装方法が限られており、フラットパ
ッケージ等の他の種類の半導体装置に比べて実装の自由
度が小さい。
特にセラミックからなる基板にピングリッドアレイ型の
半導体装置を実装する場合等には実装基板のホール形成
において複雑な工程を経なければならず、実装基板の製
造自体にも高度な技術が必要となってくる。
そのため、ビングリッドアレイ型の半導体装置を、実装
基板に直接ハンダで取付ける、いわゆる面イ」け実装法
をとることも考えられる。
しかし、このような実装を行った場合、ピンの先端とハ
ンダとの接触面積が小さいために、電気的接続が良好に
行えないことが本発明者によって明らかにされた。
なお、ビングリッドアレイ型の半導体装置の実装技術と
して詳しく述べである例としては、株式会社ザイエンス
フォーラム、昭和５８年１１月２８日発行「超ＬＳＩデ
バイスハンドブック」、Ｐ２２８〜Ｐ２２９がある。
［発明の目的］ 本発明の目的は高集積化した半導体装置の基板への実装
を容易に行うことのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、ピン先端の実装面積を大とすることによって
実装基板にホールを形成することなく半導体装置の実装
が可能となり、前記目的を達成するものである。
［実施例１］ 第１図は本発明による一実施例である半導体装置を示す
断面図である。
本実施例による半導体装置１はセラミックパッケージか
らなるビングリッドアレイ型の半導体装置であって、ア
ルミナからなる基板２の表面中央にはペレット３が金−
シリコン共晶からなる接合剤４で取付けられており、該
ペレット４上にはポンディングパッド５が形成され、こ
のポンディングパッド５と基板２上に形成されているメ
タライズ６とは金等のワイヤ７で電気的に接続されてい
る。
また、基板２の裏面にはメタライズと電気的に接続され
ている多数の基板装着用ピン８が取付けられおり、該基
板装着用ピン８の先端はピンが屈曲され、基板２への実
装面積を十分大きくした形状となっている。
なお、基板２の表面の周囲にはアルミナからなるキャッ
プ１０が低融点ガラス９により取付けられ、ペレット３
等を気密封止している。
このように本実施例によれば、基板装着用ピン８の先端
が屈曲された形状となっているため、実装の際に基板２
の実装面およびハンダとの接触面積を多く確保でき、実
装基板にホールを形成することなく直接実装することが
可能となる。
［実施例２］ 第２図は本発明による他の実施例である半導体装置を示
す断面図である。
本実施例による半導体装置２１はプラスチックパッケー
ジからなるビングリッドアレイ型の半導体装置であって
、プラスチックからなる基板２２の表面中央に形成され
たキャビティの底部にはペレット２３が銀ペースト等の
ろう材２４で取付けられており、該ペレット２３上に形
成されたポンディングパッド２５と該基板２２上に形成
されているメタライズ２６とは金等のワイヤ２７で電気
的に接続されている。
また、基板２２の裏面にはメタライズ２６と電気的に接
続されている多数の基板装着用ピン２８が取付けられて
おり、該基板装着用ピン２８の先端はピンの径が大径と
なっている。
なお、基板２２の表面の周囲にはシリコーン系の接着剤
２９ａを介してダム３０が取付けられており、該ダム３
０に囲まれたキャビティ内部にはシリコーンゲル３１が
ボッティングされている。
さらに、ダム３０上にはアルミニウムからなるキャップ
３２がシリコーン系の接着剤２９ｂによって取付けられ
、内部が封止されている。
このように、本実施例によれば、基板装着用ピ、　ン２
８の先端の径が大径となっているため、実装基板上の電
極部とピン２Ｂとの接触面積が大きく、したがってハン
ダ等を用いた電気的接続をより確実に行うことができる
。
［効果］ （１）、外部電極としてピンを有する半導体装置であっ
て、ピン先端の実装面積を大とすることにより、実装基
板にホールを形成することなく実装可能な半導体装置を
提供することができる。
（２）、ピン先端に屈曲部を形成することによって従来
の製造工程にわずかな工程を付加するのみで、ホールを
有しない実装基板にも装着可能な半導体装置を提供する
ことができる。
（３１，ビン先端に大径部を形成することによってボー
ルを有しない実装基板であっても電気的接続を確実に行
うことのできる半導体装置を提供することができる。
（４）、前記（１）、（２）、および（３）より、基板
実装の効率を向上させ、低コストで信頼性の高い電子機
器を提供することができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、実施例ではピングリッドアレイ型の半導体装
置としてセラミックパッケージからなるものとプラスチ
ックパッケージからなるものについて説明したが、外部
電極としてピンを用いるものであればいかなる型の半導
体装置であってもよい。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である、いわゆる半導体装
置に適用した場合について説明したが、これに限定され
るものではなく、たとえばトランジスタ、ダイオード等
外部電極としてピンリードを有する電子部品に適用して
も有効な技術に関するものである。
【図面の簡単な説明】
第１図は本発明による実施例１である半導体装置を示す
断面図、 第２図は本発明による実施例２である半導体装置を示す
断面図である。 ■・・・半導体装置、２・・・基板、３・・・ペレット
、４・・・接合剤、５・・・ボンディングバソド、６・
・・メタライズ、７・・・ワイヤ、８・・・基板装着用
ピン、９・・・低融点ガラス、１０・・・キャップ、２
１・・・半導体装置、２２・・・基＋Ｌ２３・・・ペレ
ット、２４・・・ろう材、２５・・・ボンディングパソ
ド、２６・・・メタライズ、２７・・・ワイヤ、２８・
・・基板装着用ピン、２９ａ、２９ｂ・・・接着剤、３
０・・・ダム、３１・・・シリコーンゲル、３２・・・
キャンプ。 第　　１　　図 第　　２　　図

Claims (1)

  1. 【特許請求の範囲】 １、外部電極としてピンを有する半導体装置であって、
    ピン先端が実装面積を大とした形状となっていることを
    特徴とする半導体装置。 ２、ピン先端が屈曲部を有することを特徴とする特許請
    求の範囲第１項記載の半導体装置。 ３、ピン先端に大径部が形成されていることを特徴とす
    る特許請求の範囲第１項記載の半導体装置。 ４、半導体装置がセラミックパッケージからなることを
    特徴とする特許請求の範囲第１項、第２項または第３項
    記載の半導体装置。 記載の半導体装置。 ５、半導体装置がプラスチックパッケージからなること
    を特徴とする特許請求の範囲第１項、第２項または第３
    項記載の半導体装置。
JP59222157A 1984-10-24 1984-10-24 半導体装置 Pending JPS61101061A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6344455U (ja) * 1986-09-09 1988-03-25
US7442582B2 (en) 1997-07-14 2008-10-28 Infineon Technologies Ag Method for producing a chip-substrate connection

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* Cited by examiner, † Cited by third party
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US7442582B2 (en) 1997-07-14 2008-10-28 Infineon Technologies Ag Method for producing a chip-substrate connection

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