JPS6197954A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6197954A JPS6197954A JP59218457A JP21845784A JPS6197954A JP S6197954 A JPS6197954 A JP S6197954A JP 59218457 A JP59218457 A JP 59218457A JP 21845784 A JP21845784 A JP 21845784A JP S6197954 A JPS6197954 A JP S6197954A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- melting point
- leads
- low melting
- point glass
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
本発明は、半導体装置、特に高集積化した半導体装置の
電極構造に適用して有効な技術に関するものである。
電極構造に適用して有効な技術に関するものである。
[背景技術]
近年の電子機器の小型化に伴い、半導体装置にもさらに
高集積化が要求されつつある。
高集積化が要求されつつある。
このような半導体装置の高集積化の要求に応えるものと
して、ひとつのパッケージに複数のペレットを搭載する
いわゆるマルチチップ型の半導体装置がある。
して、ひとつのパッケージに複数のペレットを搭載する
いわゆるマルチチップ型の半導体装置がある。
このマルチチップ型のように、高度に集積化した半導体
装置では、信号の取り出し等も複雑化してくるため、実
装基板等との電気的接続にあたっては多数の外部電極が
必要となる。
装置では、信号の取り出し等も複雑化してくるため、実
装基板等との電気的接続にあたっては多数の外部電極が
必要となる。
しかし、半導体装置は高集積化するほど多くの熱を発生
するため、パッケージにヒートシンク等の放熱構造を付
加することが必要不可欠となってくる。つまり、集積度
が更に高まった場合、ヒートシンク等の放熱構造にスペ
ースを取られ、外部電極の電極数が不足してくる恐れが
あることが本発明者によって指摘されたのである。
するため、パッケージにヒートシンク等の放熱構造を付
加することが必要不可欠となってくる。つまり、集積度
が更に高まった場合、ヒートシンク等の放熱構造にスペ
ースを取られ、外部電極の電極数が不足してくる恐れが
あることが本発明者によって指摘されたのである。
この点につき、リードもしくはピンを微細化して対処す
ることも考えられるが、リードもしくはピンの微細化に
も限界があり、もし技術的に可能であったとしても、強
度および電気的接続の偉績性が低下することが必至であ
ることが、さらに本発明者によって明らかにされた。
ることも考えられるが、リードもしくはピンの微細化に
も限界があり、もし技術的に可能であったとしても、強
度および電気的接続の偉績性が低下することが必至であ
ることが、さらに本発明者によって明らかにされた。
なお、マルチチップ型の半導体装置の実装技術として詳
しく述べである例としては、株式会社サイエンスフォー
ラム、昭和58年11月28日発行[超LSIデバイス
ハンドブックJ、P232〜P246がある。
しく述べである例としては、株式会社サイエンスフォー
ラム、昭和58年11月28日発行[超LSIデバイス
ハンドブックJ、P232〜P246がある。
[発明の目的]
本発明の目的は高度に集積化した半導体装置の外部電極
数を確保し、実装基板等との信頬性の高い電気的接続を
行うことのできる技術を提供することにある。
数を確保し、実装基板等との信頬性の高い電気的接続を
行うことのできる技術を提供することにある。
本発明の他の目的は半導体装置の高集積化を可能にする
ことができる技術を提供することにある。
ことができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
[発明の概要]
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、リードを電気的絶縁層を介して多重に設ける
ことによって外部電極数を増加し、高度に集積化した半
導体装置においても必要な外部電極数を確保するととも
に半導体装置の超高集積化を可能にするものである。
ことによって外部電極数を増加し、高度に集積化した半
導体装置においても必要な外部電極数を確保するととも
に半導体装置の超高集積化を可能にするものである。
[実施例〕
第1図は本発明による一実施例である半導体装置を示す
部分断面図である。
部分断面図である。
本実施例の半導体装置1は、いわゆるガラス封止型半導
体装置であり、アルミナ等からなる基板2の中央部にシ
リコンまたはソリコンカーバイドを主成分とするマザー
チップ3が半田もしくは金、銀等のペースト4で取付け
られている。マザーチップ3の表面には複数のペレット
5がバンプ電価6を介していわゆるフェースダウンポン
ディングにより取付けられている。また基板2の周囲表
面には低融点ガラス7aによって第1リード8aが取付
けられており、該第1リード8a上には低融点ガラス7
bによってシリコンカーバイドを主成分とする層9aが
設けられている。該シリコンカーバイドを主成分とする
層9aの上面には低融点ガラス7cによって第2リード
8bが取付けられており、さらにこの上には低融点ガラ
ス7dによってシリコンカーバイド層9bが設けられ、
このノリコンカーバイド層9b上には低融点ガラス7e
によって第3リード8cが取付けられている。
体装置であり、アルミナ等からなる基板2の中央部にシ
リコンまたはソリコンカーバイドを主成分とするマザー
チップ3が半田もしくは金、銀等のペースト4で取付け
られている。マザーチップ3の表面には複数のペレット
5がバンプ電価6を介していわゆるフェースダウンポン
ディングにより取付けられている。また基板2の周囲表
面には低融点ガラス7aによって第1リード8aが取付
けられており、該第1リード8a上には低融点ガラス7
bによってシリコンカーバイドを主成分とする層9aが
設けられている。該シリコンカーバイドを主成分とする
層9aの上面には低融点ガラス7cによって第2リード
8bが取付けられており、さらにこの上には低融点ガラ
ス7dによってシリコンカーバイド層9bが設けられ、
このノリコンカーバイド層9b上には低融点ガラス7e
によって第3リード8cが取付けられている。
第1、第2および第3リード3a、13b、gcのイン
ナーリード側は各々その先端表面が露出するように段差
をもって取付けられており、各露出部18 a、 1
8 b、 18 cはマザーチップ上に設けられた複
数のポンディングパッド10と金等のワイヤ11を用い
て各々電気的に接続されている。
ナーリード側は各々その先端表面が露出するように段差
をもって取付けられており、各露出部18 a、 1
8 b、 18 cはマザーチップ上に設けられた複
数のポンディングパッド10と金等のワイヤ11を用い
て各々電気的に接続されている。
リード8a、8b、 8cのアウターリードの先端は
、実装基板への面付は実装のために、図形の形状とされ
る。すなわち、ピングリントアレイ型半導体装1のよう
にパッケージの底面方向に複数列のリードを配設し、か
つ、面付は実装を可能とするものである。フラットバン
クパッケージのようにピンを細くしなくとも多数のリー
ドを形成できる。
、実装基板への面付は実装のために、図形の形状とされ
る。すなわち、ピングリントアレイ型半導体装1のよう
にパッケージの底面方向に複数列のリードを配設し、か
つ、面付は実装を可能とするものである。フラットバン
クパッケージのようにピンを細くしなくとも多数のリー
ドを形成できる。
また、該基板2の表面は第3リード8c上に低融点ガラ
ス7fを介して取付けられたキャンプ12により気密封
止されており、一方、基板2の裏面側にはアルミニウム
等からなるヒートシンクとしての放熱フィン13がろう
材14により取付けられている。
ス7fを介して取付けられたキャンプ12により気密封
止されており、一方、基板2の裏面側にはアルミニウム
等からなるヒートシンクとしての放熱フィン13がろう
材14により取付けられている。
上記シリコンカーバイドを主成分とする部分3゜9aお
よび9bは、ホントプレスによって所望の形状の板状物
として形成されたものを用いる。この板状物は、特開昭
57−2591号公報に示される、0.1〜3.5重量
%のベリリウムを含むシリコンカーバイドの焼結体であ
る。この焼結体は電気絶縁性、熱伝導性に優れ、シリコ
ンに近似の熱膨張係数を有し、また、機械的強度が大き
いという特徴を持つ。
よび9bは、ホントプレスによって所望の形状の板状物
として形成されたものを用いる。この板状物は、特開昭
57−2591号公報に示される、0.1〜3.5重量
%のベリリウムを含むシリコンカーバイドの焼結体であ
る。この焼結体は電気絶縁性、熱伝導性に優れ、シリコ
ンに近似の熱膨張係数を有し、また、機械的強度が大き
いという特徴を持つ。
このように本実施例によれば、リード8a、8b、8c
を多重に取付けることにより、外部リードのリード本数
を増やすことができ、高集積化した半導体装置において
も必要な外部電極数を確保することができ、さらに超高
集積化を可能にすることができる。
を多重に取付けることにより、外部リードのリード本数
を増やすことができ、高集積化した半導体装置において
も必要な外部電極数を確保することができ、さらに超高
集積化を可能にすることができる。
また、高熱伝導性であるのでベレー/ )や多数のリー
ドからの放熱を促進し、かつリード間の絶縁を良好に行
うことができる。この絶縁構造は板状のシリコンカーバ
イドを主成分とする層を積層するだけで簡単に得ること
ができ、製造工程上有利である。特に、リードを実装基
板に挿入することなく、リード面を実装基板上の導体層
に相対するように接着する面付は実装用のリードを簡単
にパッケージに取り付けることができる。
ドからの放熱を促進し、かつリード間の絶縁を良好に行
うことができる。この絶縁構造は板状のシリコンカーバ
イドを主成分とする層を積層するだけで簡単に得ること
ができ、製造工程上有利である。特に、リードを実装基
板に挿入することなく、リード面を実装基板上の導体層
に相対するように接着する面付は実装用のリードを簡単
にパッケージに取り付けることができる。
[効果]
(1)、リードを電気的絶縁層を介して多重に設けるこ
とにより、リード本数を増加することができ、高集積化
した半導体装置であっても必要な外部電極数を確保する
ことができる。
とにより、リード本数を増加することができ、高集積化
した半導体装置であっても必要な外部電極数を確保する
ことができる。
f2+、 +11より半導体装置の集積度をさらに高め
ることができる。
ることができる。
+31. fi+より、リードピッチを小さくすること
なくリード本数を増加させることが可能となるため、電
気的接続に関して信頼性の高い半導体装置を提供するこ
とができる。
なくリード本数を増加させることが可能となるため、電
気的接続に関して信頼性の高い半導体装置を提供するこ
とができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、実施例では、リードを3重に設けた場合につ
いて述べたが、これに限らず、2重または4重以上に設
けたものであワてもよい。
いて述べたが、これに限らず、2重または4重以上に設
けたものであワてもよい。
また、複数のペレットを搭載した半導体装置について述
べたが、単一のペレットを搭載した半導体装置であって
もよい。
べたが、単一のペレットを搭載した半導体装置であって
もよい。
さらに、ヒートシンクとしては放熱フィンについてのみ
説明したが、これに限定されるものでないこともいうま
でもない。
説明したが、これに限定されるものでないこともいうま
でもない。
[利用分野]
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である、いわゆるフラット
パッケージ型半導体装置に適用した場合について説明し
たが、これに限定されるものではなく、たとえばデュア
ルインラインパフケージ型等の他の型の半導体装置につ
いても適用して有効な技術に関するものである。
をその背景となった利用分野である、いわゆるフラット
パッケージ型半導体装置に適用した場合について説明し
たが、これに限定されるものではなく、たとえばデュア
ルインラインパフケージ型等の他の型の半導体装置につ
いても適用して有効な技術に関するものである。
さらに、ガラス封止以外の他の封止方法によるパッケー
ジ、たとえばレジンモールドパッケージ等の半導体装置
について適用しても有効な技術に関するものである。
ジ、たとえばレジンモールドパッケージ等の半導体装置
について適用しても有効な技術に関するものである。
第1図は、本発明による一実施例である半導体装置を示
す部分断面図である。 1・・・半導体装置、2・・・基板、3・・・マザーチ
ップ、4・・・ペースト、5・・・ペレット、6・・・
バンプ電極、7a、7b、7c。 7d、7e、11・・・低融点ガラス、8a・・・第1
U−ド、8b・・・第2リード、8C・・・第3リー
ド、9a、9b・・・シリコンカーバイド層、10・・
・ポンディングパッド、11・・・ワイヤ、12・・・
キャップ、13・・・放熱フィン、14−− ・ろう材
、18a、18b。 第 1 図
す部分断面図である。 1・・・半導体装置、2・・・基板、3・・・マザーチ
ップ、4・・・ペースト、5・・・ペレット、6・・・
バンプ電極、7a、7b、7c。 7d、7e、11・・・低融点ガラス、8a・・・第1
U−ド、8b・・・第2リード、8C・・・第3リー
ド、9a、9b・・・シリコンカーバイド層、10・・
・ポンディングパッド、11・・・ワイヤ、12・・・
キャップ、13・・・放熱フィン、14−− ・ろう材
、18a、18b。 第 1 図
Claims (1)
- 【特許請求の範囲】 1、面付け実装用のリードが電気的絶縁層を介して多重
に設けられていることを特徴とする半導体装置。 2、電気的絶縁層がシリコンカーバイドを主成分とする
層からなることを特徴とする特許請求の範囲第1項記載
の半導体装置。 3、半導体装置が二以上のペレットを搭載していること
を特徴とする特許請求の範囲第1項または第2項記載の
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59218457A JPS6197954A (ja) | 1984-10-19 | 1984-10-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59218457A JPS6197954A (ja) | 1984-10-19 | 1984-10-19 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6197954A true JPS6197954A (ja) | 1986-05-16 |
Family
ID=16720202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59218457A Pending JPS6197954A (ja) | 1984-10-19 | 1984-10-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6197954A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6444648U (ja) * | 1987-09-10 | 1989-03-16 | ||
JPH0457350A (ja) * | 1990-06-27 | 1992-02-25 | Mitsui High Tec Inc | 半導体装置 |
EP2221867A1 (en) * | 2007-10-30 | 2010-08-25 | Kyocera Corporation | Connection terminal, package using the same, and electronic device |
-
1984
- 1984-10-19 JP JP59218457A patent/JPS6197954A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6444648U (ja) * | 1987-09-10 | 1989-03-16 | ||
JPH0457350A (ja) * | 1990-06-27 | 1992-02-25 | Mitsui High Tec Inc | 半導体装置 |
EP2221867A1 (en) * | 2007-10-30 | 2010-08-25 | Kyocera Corporation | Connection terminal, package using the same, and electronic device |
EP2221867A4 (en) * | 2007-10-30 | 2013-02-13 | Kyocera Corp | TERMINAL OF CONNECTION, HOUSING USING THE SAME, AND ELECTRONIC DEVICE |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5381039A (en) | Hermetic semiconductor device having jumper leads | |
US8338963B2 (en) | Multiple die face-down stacking for two or more die | |
US7595227B2 (en) | Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same | |
JP4505983B2 (ja) | 半導体装置 | |
JP2592308B2 (ja) | 半導体パッケージ及びそれを用いたコンピュータ | |
US8451621B2 (en) | Semiconductor component and method of manufacture | |
EP0674346B1 (en) | Connecting terminals for semiconductor package | |
US20020014689A1 (en) | Multiple stacked-chip packaging structure | |
JP2001015679A (ja) | 半導体装置及びその製造方法 | |
JPH0883818A (ja) | 電子部品組立体 | |
JP2702219B2 (ja) | 半導体装置及びその製造方法 | |
CN101232004A (zh) | 芯片堆叠封装结构 | |
JP2017147272A (ja) | 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体 | |
US8040682B2 (en) | Semiconductor device | |
JP3724954B2 (ja) | 電子装置および半導体パッケージ | |
US9252068B2 (en) | Semiconductor package | |
KR100587081B1 (ko) | 개선된 열방출 특성을 갖는 반도체 패키지 | |
JP3547303B2 (ja) | 半導体装置の製造方法 | |
JPS6197954A (ja) | 半導体装置 | |
KR100220249B1 (ko) | 열방출 능력이 향상된 박막 볼 그리드 어레이 패키지 | |
US20100007010A1 (en) | Semiconductor package, method for enhancing the bond of a bonding wire, and method for manufacturing a semiconductor package | |
KR100876876B1 (ko) | 칩 스택 패키지 | |
KR19980083734A (ko) | 열방출 능력이 향상된 박막 볼 그리드 어레이 패키지 | |
CN115579298A (zh) | 芯片封装方法及封装芯片 | |
JPH09266265A (ja) | 半導体パッケージ |