JPH10209322A - 半導体装置およびその実装構造 - Google Patents
半導体装置およびその実装構造Info
- Publication number
- JPH10209322A JPH10209322A JP9009374A JP937497A JPH10209322A JP H10209322 A JPH10209322 A JP H10209322A JP 9009374 A JP9009374 A JP 9009374A JP 937497 A JP937497 A JP 937497A JP H10209322 A JPH10209322 A JP H10209322A
- Authority
- JP
- Japan
- Prior art keywords
- bga
- semiconductor chip
- package substrate
- semiconductor device
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 ＢＧＡの製造コストを低減し、薄型化を促進
する。また、ＢＧＡの熱抵抗を低減する。 【解決手段】 本発明のＢＧＡは、パッケージ基板１の
主面に半導体チップ２と半田バンプ７を配置することに
よって、パッケージ基板１の配線を単層化すると共に、
パッケージ基板１の薄型化を図っている。また、このＢ
ＧＡを配線基板８に実装した場合、半導体チップ２の裏
面が配線基板８と接触するため、半導体チップ２の動作
時の熱が配線基板８に良好に伝達される。
する。また、ＢＧＡの熱抵抗を低減する。 【解決手段】 本発明のＢＧＡは、パッケージ基板１の
主面に半導体チップ２と半田バンプ７を配置することに
よって、パッケージ基板１の配線を単層化すると共に、
パッケージ基板１の薄型化を図っている。また、このＢ
ＧＡを配線基板８に実装した場合、半導体チップ２の裏
面が配線基板８と接触するため、半導体チップ２の動作
時の熱が配線基板８に良好に伝達される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その実装構造に関し、特に、ＢＧＡ(Ball Grid Array)
型のパッケージを備えた半導体装置に適用して有効な技
術に関するものである。
その実装構造に関し、特に、ＢＧＡ(Ball Grid Array)
型のパッケージを備えた半導体装置に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】従来、多ピンＬＳＩパッケージの代表的
なものとしてＱＦＰ(Quad Flat Package) が広く使用さ
れてきた。しかし、近年におけるＬＳＩのＩ／Ｏ数の増
加により、ＱＦＰによる対応が次第に困難な状況になり
つつある。
なものとしてＱＦＰ(Quad Flat Package) が広く使用さ
れてきた。しかし、近年におけるＬＳＩのＩ／Ｏ数の増
加により、ＱＦＰによる対応が次第に困難な状況になり
つつある。
【０００３】これはＱＦＰの場合、Ｉ／Ｏ数を増加させ
ようとすると、リードフレームのリードピッチを狭くす
るか、あるいはパッケージの外形寸法を大きくしなけれ
ばならないが、リードのピッチを狭くするとリードが変
形し易くなって実装基板に半田付けする際の不良率が高
くなり、また、パッケージの外形寸法を大きくすると実
装密度が低下してしまうからである。
ようとすると、リードフレームのリードピッチを狭くす
るか、あるいはパッケージの外形寸法を大きくしなけれ
ばならないが、リードのピッチを狭くするとリードが変
形し易くなって実装基板に半田付けする際の不良率が高
くなり、また、パッケージの外形寸法を大きくすると実
装密度が低下してしまうからである。
【０００４】近年、ＱＦＰの上記した問題を解決するこ
とが可能なパッケージとして、ＢＧＡが注目されてい
る。ＢＧＡは、半導体チップを実装したプリント配線基
板（パッケージ基板）の下面に半田バンプをマトリクス
状に取り付けた構造になっており、ＱＦＰのようにリー
ドフレームを使用しないことから、多ピン化が容易で、
かつ実装面積も小さくできるという利点がある。
とが可能なパッケージとして、ＢＧＡが注目されてい
る。ＢＧＡは、半導体チップを実装したプリント配線基
板（パッケージ基板）の下面に半田バンプをマトリクス
状に取り付けた構造になっており、ＱＦＰのようにリー
ドフレームを使用しないことから、多ピン化が容易で、
かつ実装面積も小さくできるという利点がある。
【０００５】上記ＢＧＡについては、例えば米国特許第
５，２１６，２７８号公報に記載がある。この公報に記
載されたＢＧＡは、下面に半田バンプを取り付けた樹脂
製のパッケージ基板上にワイヤボンディング方式で半導
体チップを実装し、この半導体チップをモールド樹脂で
封止した構造で構成されている。
５，２１６，２７８号公報に記載がある。この公報に記
載されたＢＧＡは、下面に半田バンプを取り付けた樹脂
製のパッケージ基板上にワイヤボンディング方式で半導
体チップを実装し、この半導体チップをモールド樹脂で
封止した構造で構成されている。
【０００６】
【発明が解決しようとする課題】上記した従来のＢＧＡ
は、パッケージ基板の上面の半導体チップと下面の半田
バンプとを電気的に接続するために、パッケージ基板に
スルーホールを形成したり、パッケージ基板の配線を多
層化したりする必要があることから、パッケージ基板の
製造コストが増大し、ＢＧＡの価格上昇を招いていた。
また、パッケージ基板を多層化するとその厚みも増すた
め、ＢＧＡの薄型化を妨げる要因ともなる。さらに、構
造上、パッケージの熱抵抗を低減しようとした場合に、
モールド樹脂の上面に放熱フィンを搭載するなどの方法
しかなく、高い放熱性を得ることが困難であった。
は、パッケージ基板の上面の半導体チップと下面の半田
バンプとを電気的に接続するために、パッケージ基板に
スルーホールを形成したり、パッケージ基板の配線を多
層化したりする必要があることから、パッケージ基板の
製造コストが増大し、ＢＧＡの価格上昇を招いていた。
また、パッケージ基板を多層化するとその厚みも増すた
め、ＢＧＡの薄型化を妨げる要因ともなる。さらに、構
造上、パッケージの熱抵抗を低減しようとした場合に、
モールド樹脂の上面に放熱フィンを搭載するなどの方法
しかなく、高い放熱性を得ることが困難であった。
【０００７】本発明の目的は、ＢＧＡの製造コストを低
減することのできる技術を提供することにある。
減することのできる技術を提供することにある。
【０００８】本発明の他の目的は、ＢＧＡを薄型化する
ことのできる技術を提供することにある。
ことのできる技術を提供することにある。
【０００９】本発明の他の目的は、ＢＧＡの熱抵抗を低
減することのできる技術を提供することにある。
減することのできる技術を提供することにある。
【００１０】本発明の他の目的は、ＢＧＡの接続信頼性
を向上させることのできる技術を提供することにある。
を向上させることのできる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】本発明の半導体装置は、パッケージ基板
と、前記パッケージ基板に搭載された半導体チップと、
前記パッケージ基板の外部接続端子を構成する半田バン
プとを有するＢＧＡ構造を備えており、前記半導体チッ
プと前記半田バンプを前記パッケージ基板の同一面に配
置する。
と、前記パッケージ基板に搭載された半導体チップと、
前記パッケージ基板の外部接続端子を構成する半田バン
プとを有するＢＧＡ構造を備えており、前記半導体チッ
プと前記半田バンプを前記パッケージ基板の同一面に配
置する。
【００１４】本発明の半導体装置は、前記パッケージ基
板が単層配線構造で構成されている。
板が単層配線構造で構成されている。
【００１５】本発明の半導体装置は、前記パッケージ基
板と前記半導体チップが第２の半田バンプを介して電気
的に接続されている。
板と前記半導体チップが第２の半田バンプを介して電気
的に接続されている。
【００１６】本発明の半導体装置は、前記パッケージ基
板と前記半導体チップがワイヤを介して電気的に接続さ
れている。
板と前記半導体チップがワイヤを介して電気的に接続さ
れている。
【００１７】本発明の半導体装置の実装構造は、前記半
導体チップの裏面が前記配線基板の主面に接触してい
る。
導体チップの裏面が前記配線基板の主面に接触してい
る。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１９】図１は、本実施の形態の半導体装置である
ＢＧＡの要部断面図、図２は、このＢＧＡのパッケージ
基板の主面（チップ搭載面）を示す平面図である。
ＢＧＡの要部断面図、図２は、このＢＧＡのパッケージ
基板の主面（チップ搭載面）を示す平面図である。
【００２０】図１および図２に示すように、本実施の形
態のＢＧＡは、主面を下方に向けて配置したパッケージ
基板１の中央部に半導体チップ２を搭載し、この半導体
チップ２を樹脂３で封止した構造になっている。パッケ
ージ基板１は、ガラスエポキシ樹脂などの合成樹脂基材
からなり、その主面にはＣｕの配線４ａおよびこの配線
４ａと一体に構成された電極４ｂが形成されている。配
線４ａの一端には、このＢＧＡの外部接続端子を構成す
る半田バンプ５が接続されている。パッケージ基板１の
主面は、上記配線４ａおよび電極４ｂが形成された領域
を除き、ソルダーレジスト６で被覆されている。
態のＢＧＡは、主面を下方に向けて配置したパッケージ
基板１の中央部に半導体チップ２を搭載し、この半導体
チップ２を樹脂３で封止した構造になっている。パッケ
ージ基板１は、ガラスエポキシ樹脂などの合成樹脂基材
からなり、その主面にはＣｕの配線４ａおよびこの配線
４ａと一体に構成された電極４ｂが形成されている。配
線４ａの一端には、このＢＧＡの外部接続端子を構成す
る半田バンプ５が接続されている。パッケージ基板１の
主面は、上記配線４ａおよび電極４ｂが形成された領域
を除き、ソルダーレジスト６で被覆されている。
【００２１】上記半導体チップ２は、その主面（集積回
路形成面）に接続された半田バンプ７を介して配線４ａ
の他端と電気的に接続されている。半田バンプ７は、外
部接続端子を構成する前記半田バンプ５よりも高融点の
半田材料（例えばＳｎ−Ｐｂ合金）で構成されている。
特に限定はされないが、半導体チップ２を封止する樹脂
３は、半導体チップ２の主面および側面のみを覆ってお
り、半導体チップ２の裏面には設けられていない。
路形成面）に接続された半田バンプ７を介して配線４ａ
の他端と電気的に接続されている。半田バンプ７は、外
部接続端子を構成する前記半田バンプ５よりも高融点の
半田材料（例えばＳｎ−Ｐｂ合金）で構成されている。
特に限定はされないが、半導体チップ２を封止する樹脂
３は、半導体チップ２の主面および側面のみを覆ってお
り、半導体チップ２の裏面には設けられていない。
【００２２】本実施の形態のＢＧＡは、半導体チップ２
と半田バンプ７をパッケージ基板１の同一面に配置して
いるため、パッケージ基板１の主面から半田バンプ７の
先端までの長さ（Ｌ1)がパッケージ基板１の主面から半
導体チップ２の裏面までの長さ（Ｌ2)よりも長く（Ｌ1
＞Ｌ2)なるように、半導体チップ２の厚さを調整してい
る。
と半田バンプ７をパッケージ基板１の同一面に配置して
いるため、パッケージ基板１の主面から半田バンプ７の
先端までの長さ（Ｌ1)がパッケージ基板１の主面から半
導体チップ２の裏面までの長さ（Ｌ2)よりも長く（Ｌ1
＞Ｌ2)なるように、半導体チップ２の厚さを調整してい
る。
【００２３】図３は、本実施の形態のＢＧＡを配線基板
８に実装した状態を示す断面図である。
８に実装した状態を示す断面図である。
【００２４】ＢＧＡを配線基板８に実装するには、ＢＧ
Ａの外部接続端子である半田バンプ５を配線基板８の電
極９上に位置決めした後、半田バンプ５をリフローさせ
ればよい。半田バンプ５をリフローさせると、ＢＧＡは
その自重によって配線基板８側に沈むので、半導体チッ
プ２の裏面が配線基板８と接触する。これにより、半導
体チップ２の動作時の熱を配線基板８に良好に伝達する
ことが可能となる。
Ａの外部接続端子である半田バンプ５を配線基板８の電
極９上に位置決めした後、半田バンプ５をリフローさせ
ればよい。半田バンプ５をリフローさせると、ＢＧＡは
その自重によって配線基板８側に沈むので、半導体チッ
プ２の裏面が配線基板８と接触する。これにより、半導
体チップ２の動作時の熱を配線基板８に良好に伝達する
ことが可能となる。
【００２５】このように、本実施の形態のＢＧＡは、パ
ッケージ基板１の主面から半導体チップ２の裏面までの
長さ（Ｌ2)を調整することによって、配線基板８に実装
したときにパッケージ基板１の主面から半田バンプ７の
先端までの長さ（Ｌ1)を制御することができるので、例
えば図４に示すように、外部接続端子を構成する半田バ
ンプ５の径が大きく、しかも隣り合った半田バンプ５、
５のピッチが狭い場合は、半導体チップ２の厚さを大き
くしてパッケージ基板１の主面から半導体チップ２の裏
面までの長さ（Ｌ2)を大きくすることによって、リフロ
ー時に半田バンプ５の横方向の広がりを抑えて半田バン
プ５、５の短絡不良（ブリッジ）を防止することが可能
となる。
ッケージ基板１の主面から半導体チップ２の裏面までの
長さ（Ｌ2)を調整することによって、配線基板８に実装
したときにパッケージ基板１の主面から半田バンプ７の
先端までの長さ（Ｌ1)を制御することができるので、例
えば図４に示すように、外部接続端子を構成する半田バ
ンプ５の径が大きく、しかも隣り合った半田バンプ５、
５のピッチが狭い場合は、半導体チップ２の厚さを大き
くしてパッケージ基板１の主面から半導体チップ２の裏
面までの長さ（Ｌ2)を大きくすることによって、リフロ
ー時に半田バンプ５の横方向の広がりを抑えて半田バン
プ５、５の短絡不良（ブリッジ）を防止することが可能
となる。
【００２６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００２７】前記実施の形態では、半導体チップ２の主
面に接続した半田バンプ７を介して半導体チップ２と配
線４ａを電気的に接続したが、例えば図５に示すよう
に、Ａｕワイヤ１０を介して両者を電気的に接続しても
よい。この場合、配線４ａの端部には、Ａｕワイヤ１０
との接着性を向上させるために、Ａｕ／Ｎｉのメッキが
施される。
面に接続した半田バンプ７を介して半導体チップ２と配
線４ａを電気的に接続したが、例えば図５に示すよう
に、Ａｕワイヤ１０を介して両者を電気的に接続しても
よい。この場合、配線４ａの端部には、Ａｕワイヤ１０
との接着性を向上させるために、Ａｕ／Ｎｉのメッキが
施される。
【００２８】また、高い放熱性が要求されない場合は、
図６および図７に示すように、半導体チップ２の裏面と
配線基板８とを接触させなくともよい。この場合、半導
体チップ２の動作時の熱は、主として配線４ａおよび半
田バンプ５を通じて配線基板８に伝達される。
図６および図７に示すように、半導体チップ２の裏面と
配線基板８とを接触させなくともよい。この場合、半導
体チップ２の動作時の熱は、主として配線４ａおよび半
田バンプ５を通じて配線基板８に伝達される。
【００２９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３０】本発明によれば、パッケージ基板を単層配
線構造で構成することにより、内部配線層やスルーホー
ルが不要となるので、ＢＧＡの製造コストを低減するこ
とができる。
線構造で構成することにより、内部配線層やスルーホー
ルが不要となるので、ＢＧＡの製造コストを低減するこ
とができる。
【００３１】本発明によれば、パッケージ基板を単層配
線構造で構成することにより、その厚さを薄くすること
ができるので、ＢＧＡの薄型化を推進することができ
る。
線構造で構成することにより、その厚さを薄くすること
ができるので、ＢＧＡの薄型化を推進することができ
る。
【００３２】本発明によれば、ＢＧＡを配線基板に実装
したときに半導体チップの裏面が配線基板と接触するの
で、ＢＧＡの熱抵抗を低減することができる。
したときに半導体チップの裏面が配線基板と接触するの
で、ＢＧＡの熱抵抗を低減することができる。
【００３３】本発明によれば、ＢＧＡを配線基板に実装
する際にパッケージ基板の主面から半田バンプの先端ま
での長さを制御することができるので、半田バンプの短
絡不良（ブリッジ）などを防止することが可能となり、
ＢＧＡの接続信頼性を向上させることができる。
する際にパッケージ基板の主面から半田バンプの先端ま
での長さを制御することができるので、半田バンプの短
絡不良（ブリッジ）などを防止することが可能となり、
ＢＧＡの接続信頼性を向上させることができる。
【図１】本発明の一実施の形態であるＢＧＡの要部断面
図である。
図である。
【図２】本実施の形態の半導体装置であるＢＧＡのパッ
ケージ基板の主面（チップ搭載面）を示す平面図であ
る。
ケージ基板の主面（チップ搭載面）を示す平面図であ
る。
【図３】本発明の一実施の形態であるＢＧＡを配線基板
に実装した状態を示す断面図である。
に実装した状態を示す断面図である。
【図４】本発明の他の実施の形態であるＢＧＡを配線基
板に実装した状態を示す断面図である。
板に実装した状態を示す断面図である。
【図５】本発明の他の実施の形態であるＢＧＡの要部断
面図である。
面図である。
【図６】本発明の他の実施の形態であるＢＧＡを配線基
板に実装した状態を示す断面図である。
板に実装した状態を示す断面図である。
【図７】本発明の他の実施の形態であるＢＧＡを配線基
板に実装した状態を示す断面図である。
板に実装した状態を示す断面図である。
１ パッケージ基板 ２ 半導体チップ ３ 樹脂 ４ａ 配線 ４ｂ 電極 ５ 半田バンプ ６ ソルダーレジスト ７ 半田バンプ ８ 配線基板 ９ 電極 １０ Ａｕワイヤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 健一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 森永 賢一郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (5)
- 【請求項１】 パッケージ基板と、前記パッケージ基板
に搭載された半導体チップと、前記パッケージ基板の外
部接続端子を構成する半田バンプとを有するＢＧＡ構造
の半導体装置であって、前記半導体チップと前記半田バ
ンプを前記パッケージ基板の同一面に配置したことを特
徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、前
記パッケージ基板は、単層配線構造で構成されているこ
とを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置であって、前
記パッケージ基板と前記半導体チップは、第２の半田バ
ンプを介して電気的に接続されていることを特徴とする
半導体装置。 - 【請求項４】 請求項１記載の半導体装置であって、前
記パッケージ基板と前記半導体チップは、ワイヤを介し
て電気的に接続されていることを特徴とする半導体装
置。 - 【請求項５】 請求項１記載の半導体装置を配線基板の
主面に実装するにあたり、前記半導体チップの裏面を前
記配線基板の主面に接触させることを特徴とする半導体
装置の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9009374A JPH10209322A (ja) | 1997-01-22 | 1997-01-22 | 半導体装置およびその実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9009374A JPH10209322A (ja) | 1997-01-22 | 1997-01-22 | 半導体装置およびその実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209322A true JPH10209322A (ja) | 1998-08-07 |
Family
ID=11718694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9009374A Pending JPH10209322A (ja) | 1997-01-22 | 1997-01-22 | 半導体装置およびその実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464563B1 (ko) * | 2000-07-12 | 2004-12-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조방법 |
| JP2007027381A (ja) * | 2005-07-15 | 2007-02-01 | Shinko Electric Ind Co Ltd | 半導体装置及び電子装置 |
-
1997
- 1997-01-22 JP JP9009374A patent/JPH10209322A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464563B1 (ko) * | 2000-07-12 | 2004-12-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조방법 |
| JP2007027381A (ja) * | 2005-07-15 | 2007-02-01 | Shinko Electric Ind Co Ltd | 半導体装置及び電子装置 |
| JP4498991B2 (ja) * | 2005-07-15 | 2010-07-07 | 新光電気工業株式会社 | 半導体装置及び電子装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6162664A (en) | Method for fabricating a surface mounting type semiconductor chip package | |
| US6404049B1 (en) | Semiconductor device, manufacturing method thereof and mounting board | |
| US9520374B2 (en) | Semiconductor device, substrate and semiconductor device manufacturing method | |
| JP2003243600A (ja) | 半導体装置およびその製造方法 | |
| JP3851797B2 (ja) | ボールグリッドアレーパッケージとそれに用いられる回路基板 | |
| US20060006510A1 (en) | Plastic encapsulated semiconductor device with reliable down bonds | |
| US6501160B1 (en) | Semiconductor device and a method of manufacturing the same and a mount structure | |
| JPH11354572A (ja) | 半導体チップパッケ―ジ及びその製造方法 | |
| JP2908330B2 (ja) | リードフレーム，半導体装置及び半導体装置の製造方法 | |
| JP2002026073A (ja) | 半導体装置およびその製造方法 | |
| JPH10209322A (ja) | 半導体装置およびその実装構造 | |
| JP2891426B2 (ja) | 半導体装置 | |
| JP3314574B2 (ja) | 半導体装置の製造方法 | |
| JPH11186440A (ja) | 半導体装置 | |
| JPH10261735A (ja) | 半導体装置およびその製造方法 | |
| JPH10209321A (ja) | 半導体集積回路装置 | |
| JPH11260850A (ja) | 半導体装置およびその製造方法 | |
| JP2871575B2 (ja) | リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法 | |
| JP2715974B2 (ja) | 半導体装置及びその製造方法 | |
| JP3600138B2 (ja) | 半導体装置 | |
| JP3127948B2 (ja) | 半導体パッケージ及びその実装方法 | |
| JP2003017624A (ja) | 半導体装置 | |
| JPH08181168A (ja) | 半導体装置 | |
| JPH0897315A (ja) | 表面実装型半導体装置 | |
| JP2000299399A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040409 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040525 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041005 |