JP2623952B2 - 集積回路パッケージ - Google Patents
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Description
【発明の詳細な説明】 技術分野 本発明は集積回路パッケージに関し、特にコンピュー
タなどに使用されるLSI（大規模集積回路）パッケージ
の表面実装用ピングリッドアレイ（PGA）の構造に関す
る。
タなどに使用されるLSI（大規模集積回路）パッケージ
の表面実装用ピングリッドアレイ（PGA）の構造に関す
る。
従来技術 従来、LSIパッケージの表面実装用ピングリッドアレ
イ、特に入出力用ピン（以下I/Oピンとする）の構造お
よび形成方法においては、第３図に示すように、LSI1の
セラミック基板10への実装と、I/Oピン８−１〜８−５
のセラミック基板10への装着とが夫々別工程および別構
成をとっている。
イ、特に入出力用ピン（以下I/Oピンとする）の構造お
よび形成方法においては、第３図に示すように、LSI1の
セラミック基板10への実装と、I/Oピン８−１〜８−５
のセラミック基板10への装着とが夫々別工程および別構
成をとっている。
すなわち、I/Oピン８−１〜８−５のセラミック基板1
0への装着は図示せぬ配列治具にI/Oピン８−１〜８−５
を挿入し、この状態でI/Oピン８−１〜８−５を接合部
９−１〜９−５でセラミック基板10にロー付けまたはは
んだ付けした後に、配列治具をI/Oピン８−１〜８−５
から取外した構成となっていた。
0への装着は図示せぬ配列治具にI/Oピン８−１〜８−５
を挿入し、この状態でI/Oピン８−１〜８−５を接合部
９−１〜９−５でセラミック基板10にロー付けまたはは
んだ付けした後に、配列治具をI/Oピン８−１〜８−５
から取外した構成となっていた。
また、LSI1のセラミック基板10への実装は、I/Oピン
８−１〜８−５のセラミック基板10への装着が終わって
から、LSI1をセラミック基板10にはんだバンプ部11−１
〜11−５で接合することにより行われており、その後に
キャップ５がLSI1およびセラミック基板10に接合部6,7
で接合される構成となっていた。
８−１〜８−５のセラミック基板10への装着が終わって
から、LSI1をセラミック基板10にはんだバンプ部11−１
〜11−５で接合することにより行われており、その後に
キャップ５がLSI1およびセラミック基板10に接合部6,7
で接合される構成となっていた。
このような従来のLSIパッケージでは、LSI1のセラミ
ック基板10への実装と、I/Oピン８−１〜８−５のセラ
ミック基板10への装着とが夫々別工程および別構成をと
っているので、製造コストが高くなるという問題があ
る。
ック基板10への実装と、I/Oピン８−１〜８−５のセラ
ミック基板10への装着とが夫々別工程および別構成をと
っているので、製造コストが高くなるという問題があ
る。
また、I/Oピン８−１〜８−５のセラミック基板10へ
の装着が配列治具を用いて行っているので、I/Oピン８
−１〜８−５のピッチやピン径が微細で、配列治具の加
工精度や形状などが悪いと、配列治具を取外すときにI/
Oピン８−１〜８−５本体またはセラミック基板10とI/O
ピン８−１〜８−５との接合部９−１〜９−５に無理な
力が加わってしまい、品質や信頼性の上で好ましくない
という問題がある。
の装着が配列治具を用いて行っているので、I/Oピン８
−１〜８−５のピッチやピン径が微細で、配列治具の加
工精度や形状などが悪いと、配列治具を取外すときにI/
Oピン８−１〜８−５本体またはセラミック基板10とI/O
ピン８−１〜８−５との接合部９−１〜９−５に無理な
力が加わってしまい、品質や信頼性の上で好ましくない
という問題がある。
よって、加工精度的にみてI/Oピン８−１〜８−５の
ピッチは1.27mmが、I/Oピン８−１〜８−５のピン径は
0.2mmφが生産上の限度であり、高密度多ピンのLSIパッ
ケージにはむかないという問題がある。
ピッチは1.27mmが、I/Oピン８−１〜８−５のピン径は
0.2mmφが生産上の限度であり、高密度多ピンのLSIパッ
ケージにはむかないという問題がある。
発明の目的 本発明は上記のような従来のものの問題点を除去すべ
くなされたもので、高密度多ピン化に適した集積回路パ
ッケージの提供を目的とする。
くなされたもので、高密度多ピン化に適した集積回路パ
ッケージの提供を目的とする。
発明の構成 本発明による集積回路パッケージは、各々入出力ピン
が接続される複数の接続パッドを有する集積回路と、前
記接続パッドの取付け位置に夫々対応する位置に前記入
出力ピンが貫通する貫通穴を有しかつ前記貫通穴に貫通
された前記入出力ピンを保持するセラミック基板とを含
み、前記セラミック基板に保持された前記入出力ピンを
前記接続パッド各々に接合して前記集積回路と前記セラ
ミック基板との間隔を0.5〜2.0mmの長さとしかつ前記集
積回路と前記セラミック基板とにおける熱膨張率の違い
による熱ストレスを前記入出力ピンにより緩和するよう
にしたことを特徴とする。
が接続される複数の接続パッドを有する集積回路と、前
記接続パッドの取付け位置に夫々対応する位置に前記入
出力ピンが貫通する貫通穴を有しかつ前記貫通穴に貫通
された前記入出力ピンを保持するセラミック基板とを含
み、前記セラミック基板に保持された前記入出力ピンを
前記接続パッド各々に接合して前記集積回路と前記セラ
ミック基板との間隔を0.5〜2.0mmの長さとしかつ前記集
積回路と前記セラミック基板とにおける熱膨張率の違い
による熱ストレスを前記入出力ピンにより緩和するよう
にしたことを特徴とする。
実施例 次に、本発明の一実施例について図面を参照して説明
する。
する。
第１図は本発明の一実施例を示す断面図である。図に
おいて、LSI1の一面にはAl、Cu、Au、Au/Sn、Sn/Pbなど
で形成された接続パッド２−１〜２−５が設けられてお
り、これら接続パッド２−１〜２−５各々に入出力ピン
（以下I/Oピンとする）３−１〜３−５がロー付けまた
ははんだ付けにより接合されるようになっている。
おいて、LSI1の一面にはAl、Cu、Au、Au/Sn、Sn/Pbなど
で形成された接続パッド２−１〜２−５が設けられてお
り、これら接続パッド２−１〜２−５各々に入出力ピン
（以下I/Oピンとする）３−１〜３−５がロー付けまた
ははんだ付けにより接合されるようになっている。
I/Oピン３−１〜３−５の構成材料は機械的強度が強
く、電気的特性の良いNi、Ｗ、コバールもしくはCu合金
が使用されている。
く、電気的特性の良いNi、Ｗ、コバールもしくはCu合金
が使用されている。
I/Oピン３−１〜３−５はLSI1の接続パッド２−１〜
２−５との位置合せを行い、またI/Oピン３−１〜３−
５を配列させて保持しておくために、セラミック基板４
に予め設けられた貫通穴に挿入されて保持される。
２−５との位置合せを行い、またI/Oピン３−１〜３−
５を配列させて保持しておくために、セラミック基板４
に予め設けられた貫通穴に挿入されて保持される。
このセラミック基板４はI/Oピン３−１〜３−５を配
列させて保持しておくが、従来の配列治具のようにLSI1
に接合された後に取外されることはなく、パッケージ母
体としてそのまま使用され、つまりセラミック基板４に
保持されたI/Oピン３−１〜３−５がLSI1に接合されて
から、LSI1およびセラミック基板４にキャップ５が接合
部6,7で接合される。
列させて保持しておくが、従来の配列治具のようにLSI1
に接合された後に取外されることはなく、パッケージ母
体としてそのまま使用され、つまりセラミック基板４に
保持されたI/Oピン３−１〜３−５がLSI1に接合されて
から、LSI1およびセラミック基板４にキャップ５が接合
部6,7で接合される。
第２図（ａ）〜（ｃ）は本発明の一実施例によるLSI
パッケージの製造工程を示す図である。これら第１図お
よび第２図を用いて本発明の一実施例の動作について説
明する。
パッケージの製造工程を示す図である。これら第１図お
よび第２図を用いて本発明の一実施例の動作について説
明する。
まず、I/Oピン３−１〜３−５をセラミック基板４の
予め設けられた貫通穴に挿入し、セラミック基板４によ
りI/Oピン３−１〜３−５を配列させて保持しておく
［第２図（ａ）参照］。
予め設けられた貫通穴に挿入し、セラミック基板４によ
りI/Oピン３−１〜３−５を配列させて保持しておく
［第２図（ａ）参照］。
次に、セラミック基板４により配列させたI/Oピン３
−１〜３−５をLSI1の接続パッド２−１〜２−５にロー
付けまたははんだ付けにより接合する［第２図（ｂ）参
照］。
−１〜３−５をLSI1の接続パッド２−１〜２−５にロー
付けまたははんだ付けにより接合する［第２図（ｂ）参
照］。
ここで、セラミック基板４はパッケージ母体としてそ
のまま使用されるので、セラミック基板４に保持された
I/Oピン３−１〜３−５がLSI1の接続パッド２−１〜２
−５に接合されてからも取外す必要がない。
のまま使用されるので、セラミック基板４に保持された
I/Oピン３−１〜３−５がLSI1の接続パッド２−１〜２
−５に接合されてからも取外す必要がない。
したがって、I/Oピン３−１〜３−５のピッチが1.0mm
以下、ピン径が0.1mmφ以下の微細加工も可能となる。
以下、ピン径が0.1mmφ以下の微細加工も可能となる。
I/Oピン３−１〜３−５をLSI1の接続パッド２−１〜
２−５に接合すると、Al2O3セラミックやAlNもしくはSi
Cなどで形成されたキャップ５がセラミック基板４に接
合部６でAgローやAu/Sn、あるいはSn/Pbによるロー付け
やはんだ付けで接着封止される［第２図（ｃ）参照］。
２−５に接合すると、Al2O3セラミックやAlNもしくはSi
Cなどで形成されたキャップ５がセラミック基板４に接
合部６でAgローやAu/Sn、あるいはSn/Pbによるロー付け
やはんだ付けで接着封止される［第２図（ｃ）参照］。
また、キャップ５はLSI1の放熱のために、LSI1のI/O
ピン３−１〜３−５が装着されている面と反対側の面に
おいてAgエポキシ樹脂もしくはSn/Pbなどのはんだによ
り接合部７で接着されている［第２図（ｃ）参照］。
ピン３−１〜３−５が装着されている面と反対側の面に
おいてAgエポキシ樹脂もしくはSn/Pbなどのはんだによ
り接合部７で接着されている［第２図（ｃ）参照］。
これにより、LSI1とセラミック基板４とがI/Oピン３
−１〜３−５を介して接続されるので、I/Oピン３−１
〜３−５を予め設定された長さに設定することで、LSI1
とセラミック基板４とにおける熱膨張率の違いによる熱
ストレスはI/Oピン３−１〜３−５によりほとんど緩和
されることになる。
−１〜３−５を介して接続されるので、I/Oピン３−１
〜３−５を予め設定された長さに設定することで、LSI1
とセラミック基板４とにおける熱膨張率の違いによる熱
ストレスはI/Oピン３−１〜３−５によりほとんど緩和
されることになる。
通常、I/Oピン３−１〜３−５のその部分の長さは0.5
mm〜2.0mm位に設計される。
mm〜2.0mm位に設計される。
このように、I/Oピン３−１〜３−５をセラミック基
板４に予め設けた貫通穴を通してLSI1の接続パッド２−
１〜２−５に直接装着するようにすることによって、高
密度化、多ピン化に適した構成とすることができる。
板４に予め設けた貫通穴を通してLSI1の接続パッド２−
１〜２−５に直接装着するようにすることによって、高
密度化、多ピン化に適した構成とすることができる。
発明の効果 以上説明したように本発明によれば、入出力ピンをセ
ラミック基板に予め設けた貫通穴を通して集積回路に直
接装着するようにすることによって、高密度多ピン化に
適した構成とすることができるという効果がある。
ラミック基板に予め設けた貫通穴を通して集積回路に直
接装着するようにすることによって、高密度多ピン化に
適した構成とすることができるという効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例を示す断面図、第２図は本発
明の一実施例によるLSIパッケージの製造工程を示す
図、第３図は従来例を示す断面図である。 主要部分の符号の説明 １……LSI ２−１〜２−５……接続パッド ３−１〜３−５……入出力ピン ４……セラミック基板
明の一実施例によるLSIパッケージの製造工程を示す
図、第３図は従来例を示す断面図である。 主要部分の符号の説明 １……LSI ２−１〜２−５……接続パッド ３−１〜３−５……入出力ピン ４……セラミック基板
Claims (1)
- 【請求項１】各々入出力ピンが接続される複数の接続パ
ッドを有する集積回路と、前記接続パッドの取付け位置
に夫々対応する位置に前記入出力ピンが貫通する貫通穴
を有しかつ前記貫通穴に貫通された前記入出力ピンを保
持するセラミック基板とを含み、前記セラミック基板に
保持された前記入出力ピンを前記接続パッド各々に接合
して前記集積回路と前記セラミック基板との間隔を0.5
〜2.0mmの長さとしかつ前記集積回路と前記セラミック
基板とにおける熱膨張率の違いによる熱ストレスを前記
入出力ピンにより緩和するようにしたことを特徴とする
集積回路パッケージ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278107A JP2623952B2 (ja) | 1990-10-17 | 1990-10-17 | 集積回路パッケージ |
| FR9112819A FR2668302B1 (fr) | 1990-10-17 | 1991-10-17 | Boitier comportant un ou plusieurs circuits integres et procede de fabrication de ce boitier. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278107A JP2623952B2 (ja) | 1990-10-17 | 1990-10-17 | 集積回路パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04152662A JPH04152662A (ja) | 1992-05-26 |
| JP2623952B2 true JP2623952B2 (ja) | 1997-06-25 |
Family
ID=17592726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2278107A Expired - Lifetime JP2623952B2 (ja) | 1990-10-17 | 1990-10-17 | 集積回路パッケージ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2623952B2 (ja) |
| FR (1) | FR2668302B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685003A (ja) * | 1992-09-01 | 1994-03-25 | Nec Corp | 半導体装置およびその製造方法 |
| US5465481A (en) * | 1993-10-04 | 1995-11-14 | Motorola, Inc. | Method for fabricating a semiconductor package |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5519000Y2 (ja) * | 1974-09-13 | 1980-05-06 | ||
| DE2938096A1 (de) * | 1979-09-20 | 1981-04-02 | Brown, Boveri & Cie Ag, 6800 Mannheim | Leistungshalbleiterbauelement |
| DE3127457C2 (de) * | 1981-07-11 | 1985-09-12 | Brown, Boveri & Cie Ag, 6800 Mannheim | Stromrichtermodul |
| US4630096A (en) * | 1984-05-30 | 1986-12-16 | Motorola, Inc. | High density IC module assembly |
| JPS61170054A (ja) * | 1985-01-23 | 1986-07-31 | Mitsubishi Electric Corp | クリツプリ−ド |
| JPS6284931U (ja) * | 1985-11-19 | 1987-05-30 | ||
| JPS63142857U (ja) * | 1987-03-11 | 1988-09-20 | ||
| JPH01283948A (ja) * | 1988-05-11 | 1989-11-15 | Hitachi Ltd | 樹脂封止型半導体装置 |
| JP2581592B2 (ja) * | 1988-09-16 | 1997-02-12 | 株式会社日立製作所 | フレキシブルピンキャリア及びそれを使用した半導体装置 |
| US4987478A (en) * | 1990-02-20 | 1991-01-22 | Unisys Corporation | Micro individual integrated circuit package |
-
1990
- 1990-10-17 JP JP2278107A patent/JP2623952B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-17 FR FR9112819A patent/FR2668302B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2668302A1 (fr) | 1992-04-24 |
| JPH04152662A (ja) | 1992-05-26 |
| FR2668302B1 (fr) | 1998-07-17 |
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