JPH05218136A - フリップチップ・ボンディング方法 - Google Patents
フリップチップ・ボンディング方法Info
- Publication number
- JPH05218136A JPH05218136A JP4047503A JP4750392A JPH05218136A JP H05218136 A JPH05218136 A JP H05218136A JP 4047503 A JP4047503 A JP 4047503A JP 4750392 A JP4750392 A JP 4750392A JP H05218136 A JPH05218136 A JP H05218136A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor chip
- chip
- bonding method
- flip chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、信頼性が高く、歩留りの良
い半導体装置の製造に寄与するフリップチップ・ボンデ
ィング方法を提供することにある。 【構成】 本発明に係るフリップチップ・ボンディング
方法は、半導体チップ４及び基板３を加熱，加圧するこ
とにより、位置合わせされた半導体チップ４と基板４を
仮接続する工程と、仮接続された半導体チップ４と基板
３をリフロー法により溶融接続する工程とを含んでい
る。
い半導体装置の製造に寄与するフリップチップ・ボンデ
ィング方法を提供することにある。 【構成】 本発明に係るフリップチップ・ボンディング
方法は、半導体チップ４及び基板３を加熱，加圧するこ
とにより、位置合わせされた半導体チップ４と基板４を
仮接続する工程と、仮接続された半導体チップ４と基板
３をリフロー法により溶融接続する工程とを含んでい
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップを基板上
に半田によって実装するフリップチップ・ボンディング
方法に関する。
に半田によって実装するフリップチップ・ボンディング
方法に関する。
【０００２】
【従来の技術】図３及び図４には、従来のフリップチッ
プ・ボンディング方法の様子が示されている。図におい
て、符号３は基板、４は半導体チップ、５は半導体チッ
プ４に形成された半田バンプ、６はフラックスである。
プ・ボンディング方法の様子が示されている。図におい
て、符号３は基板、４は半導体チップ、５は半導体チッ
プ４に形成された半田バンプ、６はフラックスである。
【０００３】以下、従来のフリップチップ・ボンディン
グ方法について説明する。予め、半田バンプ５の表面及
び基板３のパターン面にフラックス６を塗布しておき、
目合わせ装置によって半導体チップ４の半田バンプ５と
基板３のパッド８との位置合わせを行う。位置合わせ
は、基板３と半導体チップ４の両面の２値化画像を用い
て行われる。
グ方法について説明する。予め、半田バンプ５の表面及
び基板３のパターン面にフラックス６を塗布しておき、
目合わせ装置によって半導体チップ４の半田バンプ５と
基板３のパッド８との位置合わせを行う。位置合わせ
は、基板３と半導体チップ４の両面の２値化画像を用い
て行われる。
【０００４】次に、加熱装置によって所定の温度プロフ
ァイルによりリフローを行い、半田バンプ５を溶融させ
て半導体チップ４と基板３との接続を行う。その後、接
続された半導体チップ４と基板３を洗浄してフラックス
を除去する。このような方法により、容易に半導体チッ
プ４の基板３へのボンディングが行われる。
ァイルによりリフローを行い、半田バンプ５を溶融させ
て半導体チップ４と基板３との接続を行う。その後、接
続された半導体チップ４と基板３を洗浄してフラックス
を除去する。このような方法により、容易に半導体チッ
プ４の基板３へのボンディングが行われる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の方法では、近年の半導体装置の高密度化、
多ピン化に伴い種々の問題がある。第１に、半導体装置
が高密度化、多ピン化すると、半田バンプ５のピッチは
２００μｍ〜３００μｍから１００μｍ程度まで狭くな
り、半田バンプ５の径及び高さもかなり縮小化される。
その結果、接続後の半導体チップ４と基板３との隙間が
１００μｍ〜２５０μｍから５０μｍ以下まで狭まる。
このため、洗浄工程において洗浄液がチップと基板の間
に入り込まず、フラックスがチップと基板の間に残って
しまい、腐食，導通不良の発生によって半導体装置とし
ての信頼性及び歩留りが低下する。第２に、半導体チッ
プ４と基板３との位置合わせの段階で、フラックス６に
より両者のコントラストが鈍り、精度が低下する。
ような従来の方法では、近年の半導体装置の高密度化、
多ピン化に伴い種々の問題がある。第１に、半導体装置
が高密度化、多ピン化すると、半田バンプ５のピッチは
２００μｍ〜３００μｍから１００μｍ程度まで狭くな
り、半田バンプ５の径及び高さもかなり縮小化される。
その結果、接続後の半導体チップ４と基板３との隙間が
１００μｍ〜２５０μｍから５０μｍ以下まで狭まる。
このため、洗浄工程において洗浄液がチップと基板の間
に入り込まず、フラックスがチップと基板の間に残って
しまい、腐食，導通不良の発生によって半導体装置とし
ての信頼性及び歩留りが低下する。第２に、半導体チッ
プ４と基板３との位置合わせの段階で、フラックス６に
より両者のコントラストが鈍り、精度が低下する。
【０００６】
【発明の目的】本発明の目的は、信頼性が高く、歩留り
の良い半導体装置の製造に寄与するフリップチップ・ボ
ンディング方法を提供することにある。
の良い半導体装置の製造に寄与するフリップチップ・ボ
ンディング方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明に係るフリップチ
ップ・ボンディング方法は、上記目的を達成するため
に、半導体チップ及び基板を加熱，加圧することによ
り、位置合わせされた半導体チップと基板を仮接続する
工程と、仮接続された半導体チップと基板をリフロー法
により溶融接続する工程とを含んでいる。
ップ・ボンディング方法は、上記目的を達成するため
に、半導体チップ及び基板を加熱，加圧することによ
り、位置合わせされた半導体チップと基板を仮接続する
工程と、仮接続された半導体チップと基板をリフロー法
により溶融接続する工程とを含んでいる。
【０００８】
【作用】本発明は上記のように、半導体チップ及び基板
を加熱，加圧することにより、仮接続するため、従来の
ようにフラックスを用いた仮接続、及びこれに伴う洗浄
工程が必要なくなる。
を加熱，加圧することにより、仮接続するため、従来の
ようにフラックスを用いた仮接続、及びこれに伴う洗浄
工程が必要なくなる。
【０００９】
【実施例】以下、本発明の実施例を添付図面を参照しつ
つ説明する。図１及び図２には、実施例に係るフリップ
チップ・ボンディング方法の様子が示されている。図に
おいて、符号３は基板、４は半導体チップ、５は半導体
チップ４に形成された半田バンプ、８は基板３上に形成
されたパッド（ランド）であり、１は基板３を固定する
ステージ、２は半導体チップ４を支持するコレットであ
る。
つ説明する。図１及び図２には、実施例に係るフリップ
チップ・ボンディング方法の様子が示されている。図に
おいて、符号３は基板、４は半導体チップ、５は半導体
チップ４に形成された半田バンプ、８は基板３上に形成
されたパッド（ランド）であり、１は基板３を固定する
ステージ、２は半導体チップ４を支持するコレットであ
る。
【００１０】以下、実施例に係るフリップチップ・ボン
ディング方法について説明する。まず、基板３及び半導
体チップ４をステージ１及びコレット２に各々セット
し、これらを加熱する。この際、加熱温度は、半田バン
プ５の融点より若干低い温度とする。次に、加熱状態の
基板３と半導体チップ４を位置合わせした後、加圧する
ことにより両者を仮接続する。その後、仮接続された半
導体チップ４と基板３をリフロー処理し、ボンディング
を行う。
ディング方法について説明する。まず、基板３及び半導
体チップ４をステージ１及びコレット２に各々セット
し、これらを加熱する。この際、加熱温度は、半田バン
プ５の融点より若干低い温度とする。次に、加熱状態の
基板３と半導体チップ４を位置合わせした後、加圧する
ことにより両者を仮接続する。その後、仮接続された半
導体チップ４と基板３をリフロー処理し、ボンディング
を行う。
【００１１】仮接続の際の条件としては、例えば、鉛／
錫＝９０〜１００／１０〜０ｗｔ％の半田を用いた場合
には、加熱温度は１００℃〜３００℃とする。加圧力は
バンプ５の数及び大きさによって適宜調節するが、加熱
温度が２５０℃〜３００℃の場合には、１バンプ当たり
１ｇ重以下とする。なお、加熱，加圧は、半導体チップ
４と基板３を位置合わせ，接触させた後に行っても良
い。また、加熱，加圧作業は大気中，還元ガス中，不活
性ガス中の何れの雰囲気において実施してもよく、ステ
ージ１及びコレット２の加熱方法も特に限定されず、い
ずれかの方法によって半導体チップ４と基板３が加熱さ
れれば足りる。
錫＝９０〜１００／１０〜０ｗｔ％の半田を用いた場合
には、加熱温度は１００℃〜３００℃とする。加圧力は
バンプ５の数及び大きさによって適宜調節するが、加熱
温度が２５０℃〜３００℃の場合には、１バンプ当たり
１ｇ重以下とする。なお、加熱，加圧は、半導体チップ
４と基板３を位置合わせ，接触させた後に行っても良
い。また、加熱，加圧作業は大気中，還元ガス中，不活
性ガス中の何れの雰囲気において実施してもよく、ステ
ージ１及びコレット２の加熱方法も特に限定されず、い
ずれかの方法によって半導体チップ４と基板３が加熱さ
れれば足りる。
【００１２】以上のように本実施例においては、仮接続
後にリフロー処理により半導体チップ４と基板３との接
続を行っているため、仮接続時に半田バンプ５に加わっ
た応力が半田の表面張力とセルフアライメント効果によ
り低減される。
後にリフロー処理により半導体チップ４と基板３との接
続を行っているため、仮接続時に半田バンプ５に加わっ
た応力が半田の表面張力とセルフアライメント効果によ
り低減される。
【００１３】
【発明の効果】以上説明したように本発明に係るフリッ
プチップ・ボンディング方法においては、半導体チップ
及び基板を加熱，加圧することにより位置合わせされた
半導体チップと基板を仮接続する工程と、仮接続された
半導体チップと基板をリフロー法により溶融接続する工
程とを含んでいるため、実装後の半導体装置の信頼性及
び歩留りが向上するという効果がある。また、フラック
を除去する洗浄工程を省略できるため、工程数の減少に
より作業効率がアップするという効果がある。
プチップ・ボンディング方法においては、半導体チップ
及び基板を加熱，加圧することにより位置合わせされた
半導体チップと基板を仮接続する工程と、仮接続された
半導体チップと基板をリフロー法により溶融接続する工
程とを含んでいるため、実装後の半導体装置の信頼性及
び歩留りが向上するという効果がある。また、フラック
を除去する洗浄工程を省略できるため、工程数の減少に
より作業効率がアップするという効果がある。
【図１】本発明の実施例に係るフリップチップ・ボンデ
ィング方法の１工程を示す断面図である。
ィング方法の１工程を示す断面図である。
【図２】本発明の実施例に係るフリップチップ・ボンデ
ィング方法によって接続された半導体チップと基板との
接続状態を示す断面図である。
ィング方法によって接続された半導体チップと基板との
接続状態を示す断面図である。
【図３】従来のフリップチップ・ボンディング方法の１
工程を示す断面図である。
工程を示す断面図である。
【図４】従来のフリップチップ・ボンディング方法によ
って接続された半導体チップと基板との接続状態を示す
断面図である。
って接続された半導体チップと基板との接続状態を示す
断面図である。
１ ステージ ２ コレット ３ 基板 ４ 半導体チップ ５ 半田バンプ ８ パッド
Claims (2)
- 【請求項１】 半田バンプを有する半導体チップを基板
上に実装するフリップチップ・ボンディング方法におい
て、 前記半導体チップ及び基板を加熱，加圧することによ
り、位置合わせされた前記半導体チップと前記基板を仮
接続する工程と、 前記仮接続された半導体チップと基板をリフロー法によ
り溶融接続する工程とを含むことを特徴とするフリップ
チップ・ボンディング方法。 - 【請求項２】 前記半導体チップ及び基板を加熱する際
に、前記半導体チップをステージ上に載置し、前記基板
をコレットによって支持した状態でそれぞれ加熱するこ
とを特徴とする請求項１記載のフリップチップ・ボンデ
ィング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047503A JPH05218136A (ja) | 1992-02-03 | 1992-02-03 | フリップチップ・ボンディング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047503A JPH05218136A (ja) | 1992-02-03 | 1992-02-03 | フリップチップ・ボンディング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218136A true JPH05218136A (ja) | 1993-08-27 |
Family
ID=12776915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4047503A Pending JPH05218136A (ja) | 1992-02-03 | 1992-02-03 | フリップチップ・ボンディング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218136A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021620A (ja) * | 1996-12-04 | 2009-01-29 | Seiko Epson Corp | 電子部品の実装方法 |
| JP2009152526A (ja) * | 2007-12-20 | 2009-07-09 | Samsung Electronics Co Ltd | フリップチップボンディング装置及びフリップチップボンディング方法 |
| US8384213B2 (en) | 1996-12-04 | 2013-02-26 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| JP2013219402A (ja) * | 2013-07-29 | 2013-10-24 | Spansion Llc | 半導体装置及びその製造方法 |
| JP2013247361A (ja) * | 2012-05-25 | 2013-12-09 | Psk Inc | 基板接合方法及び基板リフロ処理装置 |
-
1992
- 1992-02-03 JP JP4047503A patent/JPH05218136A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021620A (ja) * | 1996-12-04 | 2009-01-29 | Seiko Epson Corp | 電子部品の実装方法 |
| US8115284B2 (en) | 1996-12-04 | 2012-02-14 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board and electronic instrument |
| US8384213B2 (en) | 1996-12-04 | 2013-02-26 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| JP2009152526A (ja) * | 2007-12-20 | 2009-07-09 | Samsung Electronics Co Ltd | フリップチップボンディング装置及びフリップチップボンディング方法 |
| JP2013247361A (ja) * | 2012-05-25 | 2013-12-09 | Psk Inc | 基板接合方法及び基板リフロ処理装置 |
| JP2013219402A (ja) * | 2013-07-29 | 2013-10-24 | Spansion Llc | 半導体装置及びその製造方法 |
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