JPH09246319A - フリップチップ実装方法 - Google Patents
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
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- H05K3/3457—Solder materials or compositions; Methods of application thereof
Abstract
(57)【要約】
【課題】 はんだバンプ溶融不足によるオープン不良を
なくし、材料等の製造バラツキを吸収できる信頼性の高
い半導体装置の電気的接続を実現する。 【解決手段】 半導体素子１の電極パット２上にボール
ボンディングによりはんだバンプ３を形成する。形成し
たはんだバンプ３を台座部４２を偏平させずネック部４
１を残してレベリングし、はんだバンプ４を形成する。
次にレベリングしたはんだバンプ４にはんだペースト６
を転写し、基板７の基板電極８に位置合せマウントし、
リフローによりはんだペースト６及びはんだバンプ３の
主としてネック部４１を溶融し溶着させて電極パッド２
と基板電極８の電気的接続をとる。最後に半導体素子１
と基板７のギャップに樹脂を注入、硬化させる。
なくし、材料等の製造バラツキを吸収できる信頼性の高
い半導体装置の電気的接続を実現する。 【解決手段】 半導体素子１の電極パット２上にボール
ボンディングによりはんだバンプ３を形成する。形成し
たはんだバンプ３を台座部４２を偏平させずネック部４
１を残してレベリングし、はんだバンプ４を形成する。
次にレベリングしたはんだバンプ４にはんだペースト６
を転写し、基板７の基板電極８に位置合せマウントし、
リフローによりはんだペースト６及びはんだバンプ３の
主としてネック部４１を溶融し溶着させて電極パッド２
と基板電極８の電気的接続をとる。最後に半導体素子１
と基板７のギャップに樹脂を注入、硬化させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子等をベア
チップの状態で基板へ実装するためのフリップチップ方
式による実装方法に関するものである。
チップの状態で基板へ実装するためのフリップチップ方
式による実装方法に関するものである。
【０００２】
【従来の技術】従来、半導体素子をフリップチップ実装
を行うため、バンプの形成にめっきや蒸着法を用いて行
ってきたが、ユーザがウェハで入手することが困難なこ
とや設備投資額が大きいことから、近年、チップ状態で
もバンプ形成が可能であるワイヤボンディング装置を用
いるボールボンディング方式が用いられてきている。は
んだバンプについてもはんだワイヤを用いて超音波併用
熱圧着等のボールボンディング方式で形成できる。この
ように形成されたはんだバンプはフラックス成分を含ま
ないため、リフローを用いてはんだバンプを溶着させて
フリップチップ実装させるにはフラックスを供給する必
要がある。フラックスの供給ははんだバンプ上にフラッ
クスを転写させ、フリップチップボンダ等で基板上の基
板電極とはんだバンプのアライメントを行ない、マウン
トさせる。その後、リフロー炉で溶融させて接続する。
を行うため、バンプの形成にめっきや蒸着法を用いて行
ってきたが、ユーザがウェハで入手することが困難なこ
とや設備投資額が大きいことから、近年、チップ状態で
もバンプ形成が可能であるワイヤボンディング装置を用
いるボールボンディング方式が用いられてきている。は
んだバンプについてもはんだワイヤを用いて超音波併用
熱圧着等のボールボンディング方式で形成できる。この
ように形成されたはんだバンプはフラックス成分を含ま
ないため、リフローを用いてはんだバンプを溶着させて
フリップチップ実装させるにはフラックスを供給する必
要がある。フラックスの供給ははんだバンプ上にフラッ
クスを転写させ、フリップチップボンダ等で基板上の基
板電極とはんだバンプのアライメントを行ない、マウン
トさせる。その後、リフロー炉で溶融させて接続する。
【０００３】図２は従来のフリップチップ実装のフロー
チャートの断面図である。図において、１は半導体素
子、２は電極パッド、３ははんだバンプ、７は基板、８
は基板電極である。１０はレベリングしたはんだバン
プ、１１は均一な膜厚のフラックス面、１２はレベリン
グしたはんだバンプ１０に転写されたフラックス、１３
はフラックスだけで基板７に溶着したはんだバンプであ
る。
チャートの断面図である。図において、１は半導体素
子、２は電極パッド、３ははんだバンプ、７は基板、８
は基板電極である。１０はレベリングしたはんだバン
プ、１１は均一な膜厚のフラックス面、１２はレベリン
グしたはんだバンプ１０に転写されたフラックス、１３
はフラックスだけで基板７に溶着したはんだバンプであ
る。
【０００４】フリップチップ実装のフローは、まず、図
２の（ａ）において、半導体素子１の電極パッド２上に
はんだバンプ３をボールボンディング方式により形成す
る。次に、図の（ｂ）のように、はんだバンプ３にフラ
ックスが均一に転写されるようにバンプ高さを均一にす
る処理をする。その処理は、半導体素子と平坦な面を平
行にし、平坦な面にバンプ３を適当な荷重で押しあてレ
ベリングを実施する。レベリングされたはんだバンプ１
０に、図の（ｃ）のように、均一な膜厚のフラックス面
１１に半導体素子１をはんだバンプ１０を下向きにして
接触させ、図の（ｄ）のようにフラックス１２を転写す
る。
２の（ａ）において、半導体素子１の電極パッド２上に
はんだバンプ３をボールボンディング方式により形成す
る。次に、図の（ｂ）のように、はんだバンプ３にフラ
ックスが均一に転写されるようにバンプ高さを均一にす
る処理をする。その処理は、半導体素子と平坦な面を平
行にし、平坦な面にバンプ３を適当な荷重で押しあてレ
ベリングを実施する。レベリングされたはんだバンプ１
０に、図の（ｃ）のように、均一な膜厚のフラックス面
１１に半導体素子１をはんだバンプ１０を下向きにして
接触させ、図の（ｄ）のようにフラックス１２を転写す
る。
【０００５】その後、図の（ｅ）のように半導体素子１
のはんだバンプ１０を基板７の基板電極８に位置合せを
行い、マウントし、リフロー炉により加熱する。加熱処
理により図の（ｆ）のように、はんだバンプを溶融さ
せ、半導体素子１の電極パッド２と基板電極８の電気的
接続をとる。
のはんだバンプ１０を基板７の基板電極８に位置合せを
行い、マウントし、リフロー炉により加熱する。加熱処
理により図の（ｆ）のように、はんだバンプを溶融さ
せ、半導体素子１の電極パッド２と基板電極８の電気的
接続をとる。
【０００６】はんだバンプ１０を溶融させる際、表面の
酸化被膜はフラックス１２により除去され、はんだの濡
れをよくした状態で接続させる。さらに、半導体素子１
と基板７のギャップに樹脂を注入、硬化し、溶着したは
んだバンプ１３及び半導体素子１の表面を保護する。
酸化被膜はフラックス１２により除去され、はんだの濡
れをよくした状態で接続させる。さらに、半導体素子１
と基板７のギャップに樹脂を注入、硬化し、溶着したは
んだバンプ１３及び半導体素子１の表面を保護する。
【０００７】
【発明が解決しようとする課題】上記の従来工法では、
はんだバンプを溶融接続した後に洗浄を行わない場合、
半導体素子１と基板７間のギャップへの樹脂注入時、バ
ンプ間にフラックスが残ると注入の妨げになるため、フ
ラックスの供給量はできるだけ少なくしなければならな
い。しかしそうすると、フラックス量が不十分なため、
はんだを十分溶融できずオープン不良になることがあっ
た。
はんだバンプを溶融接続した後に洗浄を行わない場合、
半導体素子１と基板７間のギャップへの樹脂注入時、バ
ンプ間にフラックスが残ると注入の妨げになるため、フ
ラックスの供給量はできるだけ少なくしなければならな
い。しかしそうすると、フラックス量が不十分なため、
はんだを十分溶融できずオープン不良になることがあっ
た。
【０００８】さらに、使用できるフラックスのタイプ
は、半導体素子１の電極パッド２部がはんだバンプ１３
と密着している部分以外はＡｌ面が露出していることや
リフロー後洗浄しないで樹脂封止することが多いので、
活性力が弱いフラックスを用いなければならないため、
フラックス供給量を減らさなければならないことはオー
プン不良を誘発することにつながっていた。
は、半導体素子１の電極パッド２部がはんだバンプ１３
と密着している部分以外はＡｌ面が露出していることや
リフロー後洗浄しないで樹脂封止することが多いので、
活性力が弱いフラックスを用いなければならないため、
フラックス供給量を減らさなければならないことはオー
プン不良を誘発することにつながっていた。
【０００９】また、フラックス量を各はんだバンプにで
きるだけ多く転写させようとして、はんだバンプのネッ
クをつぶす深さまでレベリングを行って転写面積を広げ
たが、この場合、バンプの台座部分を偏平にさせるた
め、はんだバンプ間でショートする危険性があった。さ
らに、各はんだバンプの高さのバラツキがフラックス転
写量に大きく影響し、また、基板のそりがオープン不良
に非常に起因することになり、製造マージンを確保する
ことは困難であった。
きるだけ多く転写させようとして、はんだバンプのネッ
クをつぶす深さまでレベリングを行って転写面積を広げ
たが、この場合、バンプの台座部分を偏平にさせるた
め、はんだバンプ間でショートする危険性があった。さ
らに、各はんだバンプの高さのバラツキがフラックス転
写量に大きく影響し、また、基板のそりがオープン不良
に非常に起因することになり、製造マージンを確保する
ことは困難であった。
【００１０】本発明の目的は、上記従来技術のはんだバ
ンプ溶融不足によるオープン不良をなくし、材料等の製
造バラツキを吸収できる信頼性の高い半導体素子の電気
的接続を実現することにある。
ンプ溶融不足によるオープン不良をなくし、材料等の製
造バラツキを吸収できる信頼性の高い半導体素子の電気
的接続を実現することにある。
【００１１】
【課題を解決するための手段】上記の目的は、半導体素
子上の電極パッドにはんだバンプをボールボンディング
方式で形成し、該形成されたはんだバンプにはんだペー
ストを転写し、該はんだバンプの形成及びはんだペース
トを転写した半導体素子を基板上の基板電極に位置合せ
仮固定し、その後リフローによりはんだペースト及びは
んだバンプをともに溶着させて半導体素子の電極パッド
と基板の基板電極を接続することによって達成される。
子上の電極パッドにはんだバンプをボールボンディング
方式で形成し、該形成されたはんだバンプにはんだペー
ストを転写し、該はんだバンプの形成及びはんだペース
トを転写した半導体素子を基板上の基板電極に位置合せ
仮固定し、その後リフローによりはんだペースト及びは
んだバンプをともに溶着させて半導体素子の電極パッド
と基板の基板電極を接続することによって達成される。
【００１２】また、上記の目的は、半導体素子上の電極
パッドにはんだバンプをボールボンディング方式で形成
し、該形成したはんだバンプをネック部を残して全体均
一高さにレベリングし、該レベリングしたはんだバンプ
にはんだペーストを転写し、該はんだバンプの形成及び
はんだペーストを転写した半導体素子を基板上の基板電
極に位置合せ仮固定し、次いでリフローによりはんだペ
ースト及びはんだバンプの主としてネック部をともに溶
着させて半導体素子の電極パッドと基板の基板電極を接
続することによって達成される。
パッドにはんだバンプをボールボンディング方式で形成
し、該形成したはんだバンプをネック部を残して全体均
一高さにレベリングし、該レベリングしたはんだバンプ
にはんだペーストを転写し、該はんだバンプの形成及び
はんだペーストを転写した半導体素子を基板上の基板電
極に位置合せ仮固定し、次いでリフローによりはんだペ
ースト及びはんだバンプの主としてネック部をともに溶
着させて半導体素子の電極パッドと基板の基板電極を接
続することによって達成される。
【００１３】上記手段によると、基板電極がはんだペー
ストによりよく濡れ、はんだバンプははんだペーストに
含まれるフラックス成分によりよく溶融して接合され
る。
ストによりよく濡れ、はんだバンプははんだペーストに
含まれるフラックス成分によりよく溶融して接合され
る。
【００１４】また、はんだペーストをはんだバンプに転
写してから溶着させるので、フラックスによってはんだ
バンプだけを溶着させる場合よりも溶着したバンプのは
んだ量を多く供給でき、バンプ高さを高く確保でき、バ
ンプにかかる応力を緩和できる。また、これにより半導
体素子と基板とのギャップが広がり樹脂の注入が容易に
なる。
写してから溶着させるので、フラックスによってはんだ
バンプだけを溶着させる場合よりも溶着したバンプのは
んだ量を多く供給でき、バンプ高さを高く確保でき、バ
ンプにかかる応力を緩和できる。また、これにより半導
体素子と基板とのギャップが広がり樹脂の注入が容易に
なる。
【００１５】また、バンプのネック部を残してレベリン
グし、主としてネック部を溶融溶着させるので、バンプ
の台座部を大きく偏平させることがなく、バンプ間のシ
ョートの可能性がなくなる。また半導体素子と基板との
ギャップも広げることができる。
グし、主としてネック部を溶融溶着させるので、バンプ
の台座部を大きく偏平させることがなく、バンプ間のシ
ョートの可能性がなくなる。また半導体素子と基板との
ギャップも広げることができる。
【００１６】
【発明の実施の形態】以下図面により本発明の実施の形
態を説明する。図１は、本発明の一実施形態を示す工程
フローチャートの断面図で、従来の図２と同符号は同一
もしくは相当部分を示し、１は半導体素子、２は電極パ
ッド、３ははんだバンプ、４はレベリング後のはんだバ
ンプ、４１はレベリング後のはんだバンプのネック部、
４２はレベリング後のはんだバンプの台座部、５は均一
な膜厚のはんだペースト面、６は転写されたはんだペー
スト、７は基板、８は基板電極、９は溶着されたはんだ
バンプである。
態を説明する。図１は、本発明の一実施形態を示す工程
フローチャートの断面図で、従来の図２と同符号は同一
もしくは相当部分を示し、１は半導体素子、２は電極パ
ッド、３ははんだバンプ、４はレベリング後のはんだバ
ンプ、４１はレベリング後のはんだバンプのネック部、
４２はレベリング後のはんだバンプの台座部、５は均一
な膜厚のはんだペースト面、６は転写されたはんだペー
スト、７は基板、８は基板電極、９は溶着されたはんだ
バンプである。
【００１７】まず図１の（ａ）において、半導体素子１
の電極パッド２上にボールボンディング方式ではんだバ
ンプ３を形成する。次に、図の（ｂ）のように、はんだ
ペーストが均一に転写されるようにネック部を押しつぶ
しバンプ高さを均一にする。その処理は、半導体素子と
平坦な面を平行にし、平坦な面にはんだバンプ３を適当
な荷重で押しあて、レベリングを実施する。このとき、
ネック部４１を残してはんだバンプ全体を均一高さにレ
ベリングする。これによりレベリングされたはんだバン
プ４の台座部４２は偏平せず、はんだバンプ間でショー
トする可能性が少なくなる。
の電極パッド２上にボールボンディング方式ではんだバ
ンプ３を形成する。次に、図の（ｂ）のように、はんだ
ペーストが均一に転写されるようにネック部を押しつぶ
しバンプ高さを均一にする。その処理は、半導体素子と
平坦な面を平行にし、平坦な面にはんだバンプ３を適当
な荷重で押しあて、レベリングを実施する。このとき、
ネック部４１を残してはんだバンプ全体を均一高さにレ
ベリングする。これによりレベリングされたはんだバン
プ４の台座部４２は偏平せず、はんだバンプ間でショー
トする可能性が少なくなる。
【００１８】その後、図の（ｃ）のように、スキージ等
で均一な膜厚にしたはんだペースト面５に半導体素子１
をはんだバンプ４を下向きにして接触させ、図の（ｄ）
のようにはんだペースト６を転写する。
で均一な膜厚にしたはんだペースト面５に半導体素子１
をはんだバンプ４を下向きにして接触させ、図の（ｄ）
のようにはんだペースト６を転写する。
【００１９】さらに、図の（ｅ）のように半導体素子１
のはんだバンプ４を基板７の基板電極８に位置合せを行
い、マウントし、リフロー炉により加熱処理する。熱処
理により、まず、はんだペースト６が溶融し、はんだペ
ーストに含まれるフラックス成分によって、はんだバン
プ４の酸化皮膜が除去され、はんだバンプ４が溶融し溶
着して、図の（ｆ）のように半導体素子１の電極パッド
２と基板電極８の電気的接続をとる。この際、基板電極
８上ははんだペースト６によりはんだがよく濡れ、ま
た、はんだバンプ４ははんだペーストが接触しているネ
ック部４１から溶融し、はんだバンプ４全体が溶融しな
くても基板電極８に良く溶着して信頼性のある接続がで
きる。
のはんだバンプ４を基板７の基板電極８に位置合せを行
い、マウントし、リフロー炉により加熱処理する。熱処
理により、まず、はんだペースト６が溶融し、はんだペ
ーストに含まれるフラックス成分によって、はんだバン
プ４の酸化皮膜が除去され、はんだバンプ４が溶融し溶
着して、図の（ｆ）のように半導体素子１の電極パッド
２と基板電極８の電気的接続をとる。この際、基板電極
８上ははんだペースト６によりはんだがよく濡れ、ま
た、はんだバンプ４ははんだペーストが接触しているネ
ック部４１から溶融し、はんだバンプ４全体が溶融しな
くても基板電極８に良く溶着して信頼性のある接続がで
きる。
【００２０】ここで使用されるはんだペースト６ははん
だバンプ４に均一に転写されるようにはんだ粉を従来の
印刷やディスペンサで塗布するはんだペーストよりも小
さい粒径のものを用いる。従来の表面実装部品をリフロ
ーする際に用いるはんだペーストのはんだ粉の粒径は２
０〜７０μｍの範囲にあるが、バンプ高さが数十μｍか
ら１００μｍ程度で、ワイヤ径の１．５〜２倍程度の径
の平坦面の突起をもつバンプ上に転写するためには、粒
径として、バンプサイズに関係するが、バンプ径が約１
００μｍ程度であれば、５μｍ前後が適当であり、用い
られるバンプ径に対応して１〜２０μｍ程度の範囲で設
定される。また、はんだ粉小径化による酸化の防止およ
びはんだバンプの表面の酸化物除去や濡れ性を促進させ
るため、フラックス分も必要なので、従来利用されてい
る表面実装部品のリフロー用のはんだペーストが９〜１
２ｗｔ％にたいして、フラックスの比率を多くし、１２
〜３０ｗｔ％程度とする。さらに、塩素含有量は、フリ
ップチップ実装後は通常洗浄を行なわないので低く設定
され、無洗浄はんだペーストと同等以下の最大０．２ｗ
ｔ％程度にする。
だバンプ４に均一に転写されるようにはんだ粉を従来の
印刷やディスペンサで塗布するはんだペーストよりも小
さい粒径のものを用いる。従来の表面実装部品をリフロ
ーする際に用いるはんだペーストのはんだ粉の粒径は２
０〜７０μｍの範囲にあるが、バンプ高さが数十μｍか
ら１００μｍ程度で、ワイヤ径の１．５〜２倍程度の径
の平坦面の突起をもつバンプ上に転写するためには、粒
径として、バンプサイズに関係するが、バンプ径が約１
００μｍ程度であれば、５μｍ前後が適当であり、用い
られるバンプ径に対応して１〜２０μｍ程度の範囲で設
定される。また、はんだ粉小径化による酸化の防止およ
びはんだバンプの表面の酸化物除去や濡れ性を促進させ
るため、フラックス分も必要なので、従来利用されてい
る表面実装部品のリフロー用のはんだペーストが９〜１
２ｗｔ％にたいして、フラックスの比率を多くし、１２
〜３０ｗｔ％程度とする。さらに、塩素含有量は、フリ
ップチップ実装後は通常洗浄を行なわないので低く設定
され、無洗浄はんだペーストと同等以下の最大０．２ｗ
ｔ％程度にする。
【００２１】このようなはんだペーストを用いることに
よって、バンプ全体として、ボールボンディング形成し
たままのはんだバンプよりもはんだペーストの使用によ
り介在するはんだ量を多く、供給できるので、フリップ
チップ実装後のバンプ９の高さ、つまり、半導体素子１
と基板７間のギャップを大きくできる。このためバンプ
にかかる応力を緩和できる。
よって、バンプ全体として、ボールボンディング形成し
たままのはんだバンプよりもはんだペーストの使用によ
り介在するはんだ量を多く、供給できるので、フリップ
チップ実装後のバンプ９の高さ、つまり、半導体素子１
と基板７間のギャップを大きくできる。このためバンプ
にかかる応力を緩和できる。
【００２２】最後に、半導体素子１と基板７のギャップ
に樹脂を注入、硬化し、はんだバンプ及び半導体素子表
面を保護し、バンプにかかる応力を分散させる。この際
バンプ高さが大きいので、樹脂の注入が容易になる。
に樹脂を注入、硬化し、はんだバンプ及び半導体素子表
面を保護し、バンプにかかる応力を分散させる。この際
バンプ高さが大きいので、樹脂の注入が容易になる。
【００２３】
【発明の効果】以上のように本発明のフリップチップ実
装方法によれば、はんだペーストをはんだバンプに転写
することで、基板のそりやうねり、はんだバンプのばら
つき等をはんだペーストで吸収でき、また、基板電極が
はんだペーストにより十分に濡れ、さらに、はんだバン
プもはんだペーストに含まれるフラックス成分により酸
化物除去され、よく溶融して接合されるので、確実な接
合が得られ信頼性が高まる。
装方法によれば、はんだペーストをはんだバンプに転写
することで、基板のそりやうねり、はんだバンプのばら
つき等をはんだペーストで吸収でき、また、基板電極が
はんだペーストにより十分に濡れ、さらに、はんだバン
プもはんだペーストに含まれるフラックス成分により酸
化物除去され、よく溶融して接合されるので、確実な接
合が得られ信頼性が高まる。
【００２４】さらに、はんだバンプにはんだペーストを
転写してから溶着されるので、フラックスによってはん
だバンプだけを溶着させる場合よりも溶着したバンプの
はんだ量を多く供給でき、バンプ高さを高く確保でき、
バンプにかかる応力が緩和され信頼性が向上する。また
樹脂の注入が容易で注入時間が短縮でき、樹脂選定の範
囲も広がり量産時に経済的実装ができる。
転写してから溶着されるので、フラックスによってはん
だバンプだけを溶着させる場合よりも溶着したバンプの
はんだ量を多く供給でき、バンプ高さを高く確保でき、
バンプにかかる応力が緩和され信頼性が向上する。また
樹脂の注入が容易で注入時間が短縮でき、樹脂選定の範
囲も広がり量産時に経済的実装ができる。
【００２５】また、はんだペーストを用いることにより
基板電極にあらかじめはんだコートする場合よりも経済
的であり、さらに、はんだプリコートできない狭ピッチ
の電極でも対応することが可能である。
基板電極にあらかじめはんだコートする場合よりも経済
的であり、さらに、はんだプリコートできない狭ピッチ
の電極でも対応することが可能である。
【００２６】また、バンプのネック部を残してレベリン
グし、マウントするので、バンプの台座部を大きく偏平
させることがなく、実装段階で、バンプ間のショートの
可能性がなくなり、狭ピッチの半導体素子の実装を可能
とする。
グし、マウントするので、バンプの台座部を大きく偏平
させることがなく、実装段階で、バンプ間のショートの
可能性がなくなり、狭ピッチの半導体素子の実装を可能
とする。
【図１】本発明の一実施形態を説明するフローチャート
の断面図。
の断面図。
【図２】従来技術のフローチャートの断面図。
１…半導体素子、２…電極パッド、３…はんだバンプ、
４…レベリング後のはんだバンプ、４１…ネック部、４
２…台座部、５…はんだペースト、６…転写されたはん
だペースト、７…基板、８…基板電極、９…溶着したは
んだバンプ、１０…レベリングしたはんだバンプ、１１
…均一な膜厚のフラックス面、１２…転写されたフラッ
クス、１３…フラックスだけで溶着したはんだバンプ。
４…レベリング後のはんだバンプ、４１…ネック部、４
２…台座部、５…はんだペースト、６…転写されたはん
だペースト、７…基板、８…基板電極、９…溶着したは
んだバンプ、１０…レベリングしたはんだバンプ、１１
…均一な膜厚のフラックス面、１２…転写されたフラッ
クス、１３…フラックスだけで溶着したはんだバンプ。
Claims (3)
- 【請求項１】 半導体素子をフェイスダウンで基板上の
基板電極とバンプを介して接続するフリップチップ実装
方法において、半導体素子上の電極パッドにはんだバン
プをボールボンディング方式で形成し、該形成されたは
んだバンプにはんだペーストを転写し、該はんだバンプ
の形成及びはんだペーストを転写した半導体素子を基板
上の基板電極に位置合せ仮固定し、次いでリフローによ
りはんだペースト及びはんだバンプをともに溶着させて
接続することを特徴としたフリップチップ実装方法。 - 【請求項２】 半導体素子をフェイスダウンで基板上の
基板電極とバンプを介して接続するフリップチップ実装
方法において、半導体素子上の電極パッドにはんだバン
プをボールボンディング方式で形成し、該形成したはん
だバンプをネック部を残して全体均一高さにレベリング
し、該レベリングしたはんだバンプにはんだペーストを
転写し、該はんだバンプの形成及びはんだペーストを転
写した半導体素子を基板上の基板電極に位置合せ仮固定
し、次いでリフローによりはんだペースト及びはんだバ
ンプの主としてネック部をともに溶着させて接続するこ
とを特徴としたフリップチップ実装方法。 - 【請求項３】 前記はんだバンプに転写するはんだペー
ストは、はんだ粉の粒径が１〜２０μｍの範囲で、フラ
ックス成分が１２〜３０ｗｔ％、かつ、塩素含有量が最
大０．２ｗｔ％の組成比をもつはんだペーストを用いる
ことを特徴とした請求項１または２記載のフリップチッ
プ実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4888496A JPH09246319A (ja) | 1996-03-06 | 1996-03-06 | フリップチップ実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4888496A JPH09246319A (ja) | 1996-03-06 | 1996-03-06 | フリップチップ実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246319A true JPH09246319A (ja) | 1997-09-19 |
Family
ID=12815719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4888496A Pending JPH09246319A (ja) | 1996-03-06 | 1996-03-06 | フリップチップ実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246319A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002329745A (ja) * | 2001-05-01 | 2002-11-15 | Fujitsu Ltd | 電子部品の実装方法及びペースト材料 |
| US6906427B2 (en) | 1997-04-17 | 2005-06-14 | Sekisui Chemical Co., Ltd. | Conductive particles and method and device for manufacturing the same, anisotropic conductive adhesive and conductive connection structure, and electronic circuit components and method of manufacturing the same |
| KR100554766B1 (ko) * | 1998-09-25 | 2006-02-22 | 시부야 코교 가부시키가이샤 | 플럭스전사장치 및 플럭스전사방법 |
| JP2007059652A (ja) * | 2005-08-25 | 2007-03-08 | Matsushita Electric Ind Co Ltd | 電子部品実装方法 |
| JP2007165580A (ja) * | 2005-12-14 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 電子部品実装方法 |
| US7436682B2 (en) | 2005-11-25 | 2008-10-14 | Sony Computer Entertainment Inc. | Wiring board, electronic component mounting structure, and electronic component mounting method |
| JP2009004730A (ja) * | 2007-06-22 | 2009-01-08 | Ind Technol Res Inst | 自己整合ウェハまたはチップ構造、自己整合積層構造およびそれを製造する方法 |
| JP2009182091A (ja) * | 2008-01-30 | 2009-08-13 | C I Kasei Co Ltd | 発光装置 |
| JP2010129694A (ja) * | 2008-11-26 | 2010-06-10 | Fujitsu Ltd | 電子装置の製造方法 |
-
1996
- 1996-03-06 JP JP4888496A patent/JPH09246319A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906427B2 (en) | 1997-04-17 | 2005-06-14 | Sekisui Chemical Co., Ltd. | Conductive particles and method and device for manufacturing the same, anisotropic conductive adhesive and conductive connection structure, and electronic circuit components and method of manufacturing the same |
| KR100554766B1 (ko) * | 1998-09-25 | 2006-02-22 | 시부야 코교 가부시키가이샤 | 플럭스전사장치 및 플럭스전사방법 |
| JP2002329745A (ja) * | 2001-05-01 | 2002-11-15 | Fujitsu Ltd | 電子部品の実装方法及びペースト材料 |
| JP4659262B2 (ja) * | 2001-05-01 | 2011-03-30 | 富士通セミコンダクター株式会社 | 電子部品の実装方法及びペースト材料 |
| JP2007059652A (ja) * | 2005-08-25 | 2007-03-08 | Matsushita Electric Ind Co Ltd | 電子部品実装方法 |
| US7436682B2 (en) | 2005-11-25 | 2008-10-14 | Sony Computer Entertainment Inc. | Wiring board, electronic component mounting structure, and electronic component mounting method |
| JP2007165580A (ja) * | 2005-12-14 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 電子部品実装方法 |
| JP2009004730A (ja) * | 2007-06-22 | 2009-01-08 | Ind Technol Res Inst | 自己整合ウェハまたはチップ構造、自己整合積層構造およびそれを製造する方法 |
| JP2009182091A (ja) * | 2008-01-30 | 2009-08-13 | C I Kasei Co Ltd | 発光装置 |
| JP2010129694A (ja) * | 2008-11-26 | 2010-06-10 | Fujitsu Ltd | 電子装置の製造方法 |
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