JPH09246273A - バンプ構造 - Google Patents
バンプ構造Info
- Publication number
- JPH09246273A JPH09246273A JP8073138A JP7313896A JPH09246273A JP H09246273 A JPH09246273 A JP H09246273A JP 8073138 A JP8073138 A JP 8073138A JP 7313896 A JP7313896 A JP 7313896A JP H09246273 A JPH09246273 A JP H09246273A
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- JP
- Japan
- Prior art keywords
- bump
- bumps
- uppermost
- height
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Abstract
(57)【要約】
【課題】フリップチップ半導体素子のバンプの高さのば
らつきを吸収して工程の簡略化と、加工時間の短縮を図
り、かつ、接続抵抗値が小さく高周波用ＬＳＩに適用で
きるバンプ構造を提供する。 【解決手段】半導体素子１の電極パッド２の上に、ボー
ルボンディング方式で第１のバンプ４を形成し、その上
に、第１のバンプ４より融点の低い第２のバンプ３を形
成する。
らつきを吸収して工程の簡略化と、加工時間の短縮を図
り、かつ、接続抵抗値が小さく高周波用ＬＳＩに適用で
きるバンプ構造を提供する。 【解決手段】半導体素子１の電極パッド２の上に、ボー
ルボンディング方式で第１のバンプ４を形成し、その上
に、第１のバンプ４より融点の低い第２のバンプ３を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の電極パ
ッド上に形成されるバンプ構造に関し、特に、半導体素
子等をベアチップの状態で基板へ実装したり、測定する
ためのボールボンディング方式によるバンプ構造に関す
るものである。
ッド上に形成されるバンプ構造に関し、特に、半導体素
子等をベアチップの状態で基板へ実装したり、測定する
ためのボールボンディング方式によるバンプ構造に関す
るものである。
【０００２】
【従来の技術】従来、半導体素子をフリップチップ実装
を行うため、バンプ形成にめっきや蒸着法を用いて行っ
てきたが、ユーザがウエハで入手することが困難なこと
や設備投資額が大きいことから、近年、チップ状態でも
バンプ形成が可能で、ワイヤボンディング装置を用いて
行うスタッドバンプ法が用いられている。スタッドバン
プ法は、二段突起形状にするため、ネックの高さがばら
つき、実装時の接続が不完全となる恐れがあるため、バ
ンプ形成後にレベリングしてネック高さを調整してい
る。その後、バンプと基板の間に導電性ペーストを介在
させて、接続している。
を行うため、バンプ形成にめっきや蒸着法を用いて行っ
てきたが、ユーザがウエハで入手することが困難なこと
や設備投資額が大きいことから、近年、チップ状態でも
バンプ形成が可能で、ワイヤボンディング装置を用いて
行うスタッドバンプ法が用いられている。スタッドバン
プ法は、二段突起形状にするため、ネックの高さがばら
つき、実装時の接続が不完全となる恐れがあるため、バ
ンプ形成後にレベリングしてネック高さを調整してい
る。その後、バンプと基板の間に導電性ペーストを介在
させて、接続している。
【０００３】図３は従来のバンプ構造の側面図であり、
（ａ）はレベリング前を示し、（ｂ）はレベリング後を
示す。図３において、１は半導体素子、２は電極パッ
ド、１０はレベリング前のスタッドバンプ、１１はレベ
リング後のスタッドバンプである。レベリング前のスタ
ッドバンプ１０はネック部１０ａの高さがばらつくた
め、レベリングを行いネック部１１ａのように平坦にし
て、チップ内の複数のバンプの高さを均一にしている。
（ａ）はレベリング前を示し、（ｂ）はレベリング後を
示す。図３において、１は半導体素子、２は電極パッ
ド、１０はレベリング前のスタッドバンプ、１１はレベ
リング後のスタッドバンプである。レベリング前のスタ
ッドバンプ１０はネック部１０ａの高さがばらつくた
め、レベリングを行いネック部１１ａのように平坦にし
て、チップ内の複数のバンプの高さを均一にしている。
【０００４】図４は従来のスタッドバンプによるフリッ
プチップ実装状態を説明する断面図である。図４におい
て、６は端子電極部、７は回路基板、１２は導電性接着
剤である。まず、半導体素子１の電極パッド２上に形成
されたレベリング後のバンプ１１に導電性接着剤１２を
転写する。その後、この半導体素子１をフェースダウン
で回路基板７の端子電極部６に位置合わせを行い、回路
基板７上に半導体素子１をマウントした後、加熱により
導電性接着剤１２を硬化させることによって、図４に示
すように、半導体素子１が二段突起形状のバンプ１１お
よび導電性接着剤１２を介して回路基板７の端子電極部
６に電気的に接続される。
プチップ実装状態を説明する断面図である。図４におい
て、６は端子電極部、７は回路基板、１２は導電性接着
剤である。まず、半導体素子１の電極パッド２上に形成
されたレベリング後のバンプ１１に導電性接着剤１２を
転写する。その後、この半導体素子１をフェースダウン
で回路基板７の端子電極部６に位置合わせを行い、回路
基板７上に半導体素子１をマウントした後、加熱により
導電性接着剤１２を硬化させることによって、図４に示
すように、半導体素子１が二段突起形状のバンプ１１お
よび導電性接着剤１２を介して回路基板７の端子電極部
６に電気的に接続される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
従来構造では、回路基板７の端子電極部６と対面するバ
ンプ１１の高さを均一にするためや、導電性接着剤１２
の転写量を一定にするためにレベリングを実施しなけれ
ばならなかった。また、導電性接着剤１２で高さのばら
つきを吸収しなければならないためや、セルフアライメ
ント効果がないため、製造マージンがあまりとれないと
いう問題があった。さらに、導電性接着剤１２を硬化さ
せるため比較的高温で処理しても数十分の時間を要する
ため、量産時には不利である。電気的特性の面では、導
電性接着剤１２を介して接続しているために数十ｍΩの
接続抵抗を持ち、高周波用のＬＳＩの実装への適用は困
難であった。
従来構造では、回路基板７の端子電極部６と対面するバ
ンプ１１の高さを均一にするためや、導電性接着剤１２
の転写量を一定にするためにレベリングを実施しなけれ
ばならなかった。また、導電性接着剤１２で高さのばら
つきを吸収しなければならないためや、セルフアライメ
ント効果がないため、製造マージンがあまりとれないと
いう問題があった。さらに、導電性接着剤１２を硬化さ
せるため比較的高温で処理しても数十分の時間を要する
ため、量産時には不利である。電気的特性の面では、導
電性接着剤１２を介して接続しているために数十ｍΩの
接続抵抗を持ち、高周波用のＬＳＩの実装への適用は困
難であった。
【０００６】本発明の目的は、上記従来技術のバンプ高
さのばらつきを容易に吸収し、工程も簡略化し、短時間
で簡易に接続でき、さらに、信頼性の高い電気的接続を
実現した半導体素子のバンプ構造を提供することにあ
る。
さのばらつきを容易に吸収し、工程も簡略化し、短時間
で簡易に接続でき、さらに、信頼性の高い電気的接続を
実現した半導体素子のバンプ構造を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明のバンプ構造は、
半導体素子１の電極パッド２の上に、ボールボンディン
グ方式で形成したバンプ４の上に、さらに、ボールボン
ディング方式でバンプ３を積み重ね、回路基板に面する
最上段のバンプ３の材料を、その下段のバンプ４の材料
より融点の低い材料で構成し、フリップチップ実装する
際に、最上段のバンプ３を溶着することによって、回路
基板の端子電極部に接続することができる構成を有して
いることを特徴とする。
半導体素子１の電極パッド２の上に、ボールボンディン
グ方式で形成したバンプ４の上に、さらに、ボールボン
ディング方式でバンプ３を積み重ね、回路基板に面する
最上段のバンプ３の材料を、その下段のバンプ４の材料
より融点の低い材料で構成し、フリップチップ実装する
際に、最上段のバンプ３を溶着することによって、回路
基板の端子電極部に接続することができる構成を有して
いることを特徴とする。
【０００８】
【発明の実施の形態】以下図面により本発明を詳細に説
明する。図１は本発明の一実施例を示す部分側面図であ
る。図１において、１は半導体素子、２電極パッド、３
は最上段のバンプ、４は最上段のバンプ３より融点の高
いバンプである。
明する。図１は本発明の一実施例を示す部分側面図であ
る。図１において、１は半導体素子、２電極パッド、３
は最上段のバンプ、４は最上段のバンプ３より融点の高
いバンプである。
【０００９】まず、半導体素子１の電極パッド２上に、
ボールボンディング方式で第１のバンプ４を形成する。
次に、バンプ４の直上にボールボンディング方式でバン
プ４より融点が低い材料を用いて、第２のバンプ３を形
成する。このとき、バンプを積み重ねて形成する際、下
段の第１のバンプ４のネック部を平坦にする効果がある
ため、上段の第２のバンプ３の高さが均一になる。
ボールボンディング方式で第１のバンプ４を形成する。
次に、バンプ４の直上にボールボンディング方式でバン
プ４より融点が低い材料を用いて、第２のバンプ３を形
成する。このとき、バンプを積み重ねて形成する際、下
段の第１のバンプ４のネック部を平坦にする効果がある
ため、上段の第２のバンプ３の高さが均一になる。
【００１０】図２は本発明のバンプ構造を有するフリッ
プチップの実装状態を説明する概略側面図である。図２
において、５は第２のバンプ３が溶着したバンプ部であ
る。二段重ねのバンプを形成した半導体素子１を、フェ
ースダウンで回路基板７の端子電極６に位置合わせを行
い、端子電極部６に接する上段のバンプ３が溶融し、か
つ、下段のバンプ４が溶融しない適当な温度で、半導体
素子１や回路基板７を加熱することによって、半導体素
子１の電極パッド２上に形成したバンプ４と、回路基板
７の端子電極部６に溶着したバンプ部５とが電気的に接
続される。この際、接続には電極パッド２と端子電極６
の位置合わせと半導体素子（チップ）の加熱および荷重
制御のできるフリップチップボンダを使用することによ
り、乾燥工程もなく、短時間で接続することができる。
プチップの実装状態を説明する概略側面図である。図２
において、５は第２のバンプ３が溶着したバンプ部であ
る。二段重ねのバンプを形成した半導体素子１を、フェ
ースダウンで回路基板７の端子電極６に位置合わせを行
い、端子電極部６に接する上段のバンプ３が溶融し、か
つ、下段のバンプ４が溶融しない適当な温度で、半導体
素子１や回路基板７を加熱することによって、半導体素
子１の電極パッド２上に形成したバンプ４と、回路基板
７の端子電極部６に溶着したバンプ部５とが電気的に接
続される。この際、接続には電極パッド２と端子電極６
の位置合わせと半導体素子（チップ）の加熱および荷重
制御のできるフリップチップボンダを使用することによ
り、乾燥工程もなく、短時間で接続することができる。
【００１１】例えば、最上段のバンプ３の材料として、
Ｐｂ／Ｓｎ（鉛／錫）系の材料を使用する場合、半導体
素子（チップ）を約２３０〜２５０℃に加熱し、バンプ
材料を溶着し、半導体素子の電極パッド上のバンプと回
路基板の端子電極を接続させる。このとき、電極パッド
を開口部にしたソルダーレジストをパターニングするこ
とで短絡を防ぐことができる。
Ｐｂ／Ｓｎ（鉛／錫）系の材料を使用する場合、半導体
素子（チップ）を約２３０〜２５０℃に加熱し、バンプ
材料を溶着し、半導体素子の電極パッド上のバンプと回
路基板の端子電極を接続させる。このとき、電極パッド
を開口部にしたソルダーレジストをパターニングするこ
とで短絡を防ぐことができる。
【００１２】また、下段のバンプ４の材料として、Ａｕ
（金），Ｃｕ（銅）またははんだ等も用いることがで
き、最上段のバンプ３の材料との相性を考慮して選択す
る。例えば、下段のバンプ４の材料としてＡｕを用いる
場合は、Ｉｎ（インジウム）系はんだを最上段のバンプ
３の材料に用いると、Ｉｎには両者間の拡散等を防止す
る効果があり、さらに、Ｉｎ系はんだには可とう性があ
るので、バンプ接合部にかかる応力を分散させる機能が
ある。また、融点が低いため半導体素子に与える熱の影
響が少ない等の利点を有する信頼性の高い接合方法であ
る。Ｃｕ等は電流を多く流す用途等に適応できる。
（金），Ｃｕ（銅）またははんだ等も用いることがで
き、最上段のバンプ３の材料との相性を考慮して選択す
る。例えば、下段のバンプ４の材料としてＡｕを用いる
場合は、Ｉｎ（インジウム）系はんだを最上段のバンプ
３の材料に用いると、Ｉｎには両者間の拡散等を防止す
る効果があり、さらに、Ｉｎ系はんだには可とう性があ
るので、バンプ接合部にかかる応力を分散させる機能が
ある。また、融点が低いため半導体素子に与える熱の影
響が少ない等の利点を有する信頼性の高い接合方法であ
る。Ｃｕ等は電流を多く流す用途等に適応できる。
【００１３】さらに、最上段のバンプ３はボールボンデ
ィング方式で使用可能な金属であり、端子電極６と溶融
して接続されるため接続抵抗が小さく高周波用ＬＳＩの
実装にも適用が可能になる。
ィング方式で使用可能な金属であり、端子電極６と溶融
して接続されるため接続抵抗が小さく高周波用ＬＳＩの
実装にも適用が可能になる。
【００１４】尚、図１のように二段構成になっている場
合はレベリング工程がなくてもよいが、さらに、最上段
のバンプの下に複数段のバンプを設ける場合には、最上
段のバンプ形成前や各段のバンプ形成後にレベリングを
実施してもよい。
合はレベリング工程がなくてもよいが、さらに、最上段
のバンプの下に複数段のバンプを設ける場合には、最上
段のバンプ形成前や各段のバンプ形成後にレベリングを
実施してもよい。
【００１５】また、図１および図２の実施例では、二段
構成になっているが、それ以上の多段構成であってもよ
い。
構成になっているが、それ以上の多段構成であってもよ
い。
【００１６】
【発明の効果】本発明のバンプ構造は、最上段のバンプ
が溶融して回路基板の端子電極部と接続されるので、バ
ンプ高さのばらつきが吸収され、また、積み重ねてバン
プ形成する際に下段のバンプ高さを均一にする効果もあ
り、量産時には製造マージンを大きくとれるので安定し
た生産が可能になる。さらに、乾燥工程等がなく、短時
間で接続できるので、経済的である。それにもまして、
設備的にはワイヤボンディング装置を用いてバンプを形
成することが可能になるため、新たな設備投資等の必要
がなく、極めて経済的である。接続については、金属が
溶融して接合されているので、接続抵抗の小さい電気的
接続が得られ、高周波用ＬＳＩの実装に適用することが
できる。
が溶融して回路基板の端子電極部と接続されるので、バ
ンプ高さのばらつきが吸収され、また、積み重ねてバン
プ形成する際に下段のバンプ高さを均一にする効果もあ
り、量産時には製造マージンを大きくとれるので安定し
た生産が可能になる。さらに、乾燥工程等がなく、短時
間で接続できるので、経済的である。それにもまして、
設備的にはワイヤボンディング装置を用いてバンプを形
成することが可能になるため、新たな設備投資等の必要
がなく、極めて経済的である。接続については、金属が
溶融して接合されているので、接続抵抗の小さい電気的
接続が得られ、高周波用ＬＳＩの実装に適用することが
できる。
【図１】本発明の一実施例を示す部分側面図である。
【図２】本発明のフリップチップ実装状態説明側面図で
ある。
ある。
【図３】従来のバンプ構造の側面図である。
【図４】従来のフリップチップ実装状態説明断面図であ
る。
る。
１ 半導体素子 ２ 電極パッド ３ 最上段のバンプ ４ 最上段のバンプより融点の高いバンプ ５ 溶着したバンプ部 ６ 端子電極部 ７ 回路基板 １０ レベリング前のスタッドバンプ １０ａ レベリング前のスタッドバンプのネック部 １１ レベリング後のスタッドバンプ １１ａ レベリング後のスタッドバンプのネック部 １２ 導電性接着剤
Claims (4)
- 【請求項１】 半導体素子の電極パッド上にボールボン
ディングによってバンプが形成されたパンプ構造におい
て、 前記電極パッドの上に少なくとも２段重ねの金属材料に
よるバンプが設けられ、 最上段のバンプの材料は、該最上段のバンプに接する下
の段のバンプ材料より融点の低い材料であることを特徴
とするバンプ構造。 - 【請求項２】 前記最上段のバンプの材料は、はんだで
あることを特徴とする請求項１記載のバンプ構造。 - 【請求項３】 前記最上段のバンプに接する下の段のバ
ンプの材料は、金，銅またははんだのいずれかであるこ
とを特徴とする請求項１記載のバンプ構造。 - 【請求項４】 前記最上段のバンプに接する下の段のバ
ンプの材料が金であり、前記最上段のバンプの材料がイ
ンジウム系はんだであることを特徴とする請求項１記載
のバンプ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073138A JPH09246273A (ja) | 1996-03-05 | 1996-03-05 | バンプ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073138A JPH09246273A (ja) | 1996-03-05 | 1996-03-05 | バンプ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246273A true JPH09246273A (ja) | 1997-09-19 |
Family
ID=13509554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8073138A Pending JPH09246273A (ja) | 1996-03-05 | 1996-03-05 | バンプ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246273A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998032167A1 (fr) * | 1997-01-17 | 1998-07-23 | The Furukawa Electric Co., Ltd. | Procede de formation d'une electrode saillante et procede de soudage des connexions d'un element a semi-conducteur |
| US7049217B2 (en) | 2003-10-28 | 2006-05-23 | Fujitsu Limited | Method of forming multi-piled bump |
| WO2008105589A1 (en) * | 2007-02-28 | 2008-09-04 | Nepes Corporation | Bump structure for semiconductor device |
| WO2009051440A3 (en) * | 2007-10-19 | 2009-06-04 | Sml Electronics Inc | Bump structure with multiple layers and method of manufacture |
-
1996
- 1996-03-05 JP JP8073138A patent/JPH09246273A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998032167A1 (fr) * | 1997-01-17 | 1998-07-23 | The Furukawa Electric Co., Ltd. | Procede de formation d'une electrode saillante et procede de soudage des connexions d'un element a semi-conducteur |
| US7049217B2 (en) | 2003-10-28 | 2006-05-23 | Fujitsu Limited | Method of forming multi-piled bump |
| WO2008105589A1 (en) * | 2007-02-28 | 2008-09-04 | Nepes Corporation | Bump structure for semiconductor device |
| KR100857365B1 (ko) * | 2007-02-28 | 2008-09-05 | 주식회사 네패스 | 반도체 장치의 범프 구조물 |
| JP2010525553A (ja) * | 2007-02-28 | 2010-07-22 | ネペス コーポレーション | 半導体装置のバンプ構造 |
| WO2009051440A3 (en) * | 2007-10-19 | 2009-06-04 | Sml Electronics Inc | Bump structure with multiple layers and method of manufacture |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040420 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040817 |