JP2010129694A - 電子装置の製造方法 - Google Patents

電子装置の製造方法 Download PDF

Info

Publication number
JP2010129694A
JP2010129694A JP2008301385A JP2008301385A JP2010129694A JP 2010129694 A JP2010129694 A JP 2010129694A JP 2008301385 A JP2008301385 A JP 2008301385A JP 2008301385 A JP2008301385 A JP 2008301385A JP 2010129694 A JP2010129694 A JP 2010129694A
Authority
JP
Japan
Prior art keywords
solder
circuit board
electrode
electrodes
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008301385A
Other languages
English (en)
Inventor
Teru Nakanishi
輝 中西
Nobuyuki Hayashi
信幸 林
Osamu Morita
将 森田
Yasuhiro Yoneda
泰博 米田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2008301385A priority Critical patent/JP2010129694A/ja
Publication of JP2010129694A publication Critical patent/JP2010129694A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Abstract

【課題】クラック発生の抑制されたはんだ接合部を形成することができる新規な電子装置の製造方法を提供する。
【解決手段】電子装置の製造方法は、電子部品21の複数の電極22上にはんだバンプ23を形成する工程と、回路基板1の複数の電極2上に、回路基板1の面内の位置に応じてはんだ材料の供給量を変えて、はんだ部材4を形成する工程と、電子部品21の複数の電極22上のはんだバンプ23と回路基板1の複数の電極2上のはんだ部材4とがそれぞれ接触するように、電子部品21と回路基板1を対向させた状態で、加熱を行い、はんだバンプ23とはんだ部材4とを溶融させて、電子部品21と回路基板1とを接合する工程とを有する。
【選択図】図3

Description

本発明は、電子装置の製造方法、特に、はんだによる接合部を含む電子装置の製造方法に関する。
近年、サーバなどのコンピュータは高速・高性能化に向けて著しい発展を遂げている。コンピュータの中央処理装置(CPU)の性能向上を図るため、大規模集積回路(LSI)チップの大型化が進んでいる。LSIのベアチップを回路基板にはんだバンプを介して直接接合するフリップチップ実装や、LSIチップを搭載し電極上にはんだバンプの形成されたボールグリッドアレイ(BGA)パッケージを回路基板にフリップチップ実装する技術などが、大型のLSIの搭載技術として用いられている。
BGAパッケージと回路基板とに熱膨張率の差があり、LSIの動作に伴い生じた熱により、はんだ接合部に応力が加わる。通常、特に、回路基板の中央から離れた端部のはんだ接合部の、電極との界面近傍に応力が集中しやすい。例えばLSIの動作と停止とが繰り返すと、はんだ接合部に繰り返し応力が加わり、金属疲労によりクラックが生じ接合が破壊される。
はんだ接合部全体で応力を受け、はんだ接合部の疲労寿命を改善する方法が提案されている。この方法では、BGAパッケージの中央部には相対的に大きな(高い)はんだバンプを形成し、端部には相対的に小さな(低い)はんだバンプを形成する。
BGAパッケージと回路基板を対向配置した状態で加熱処理を行い、はんだバンプを溶融させてはんだ接合部を形成する。大きなはんだバンプが溶融してできたはんだ接合部は、BGAパッケージの重みでつぶされて、側面が外側に膨らんだ樽型形状となる。小さなはんだバンプが溶融してできたはんだ接合部は、側面が内側に凹んだ糸巻型形状となる。糸巻型形状のはんだ接合部は、樽型形状のはんだ接合部に比べて、はんだ接合部全体で応力を受けることができ、クラックの発生を抑制できる。
なお、大きな(高い)はんだバンプでは、最初から回路基板側の電極と接触した状態で接合の反応が開始されるが、小さな(低い)はんだバンプでは、溶け落ちて回路基板側の電極に接触しないと接合の反応が開始しない。
特許第3904326号公報
本発明の一目的は、クラック発生の抑制されたはんだ接合部を形成することができる新規な電子装置の製造方法を提供することである。
本発明の一観点によれば、電子部品の複数の電極上にはんだバンプを形成する工程と、回路基板の複数の電極上に、該回路基板の面内の位置に応じてはんだ材料の供給量を変えて、はんだ部材を形成する工程と、前記電子部品の複数の電極上のはんだバンプと前記回路基板の複数の電極上のはんだ部材とがそれぞれ接触するように、前記電子部品と前記回路基板を対向させた状態で、加熱を行い、はんだバンプとはんだ部材とを溶融させて、該電子部品と該回路基板とを接合する工程とを有する電子装置の製造方法が提供される。
回路基板の電極上に、面内位置に応じて、はんだ材料の供給量を変えてはんだ部材を形成することにより、はんだバンプとはんだ部材とが溶融して一体化したはんだ接合部の形状を、作り分けることができる。応力に特に強くしたい位置のはんだ接合部を、例えば柱型や糸巻型に形成すれば、クラックの抑制効果が高まる。
まず、比較例による電子装置の製造方法について説明する。
図6A〜図6Cは、比較例のフリップチップ接合方法を説明するための、回路基板及び半導体パッケージの概略断面図である。
図6Aに示すように、回路基板101上に、スクリーンマスク111が載せられる。スクリーンマスク111は、回路基板101上の各電極102上に開口112が配置されるよう、位置合わせされる。開口112は、スクリーンマスク111の面内で均一な大きさである。
スクリーンマスク111上で、はんだペースト103をスキージ113により擦ることにより、開口112にはんだペースト103を充填する。このようにして、回路基板101の電極102上にはんだ部材104が形成される。
次に、図6Bに示すように、半導体パッケージ121が、回路基板101に対向配置される。半導体パッケージ121は、大規模集積回路(LSI)チップ等の半導体チップが搭載されたボールグリッドアレイ(BGA)構造のパッケージであり、半導体パッケージ121の電極122上に、はんだバンプ123が形成されている。
半導体パッケージ121の各電極122上のはんだバンプ123が、回路基板101の対応する電極102上のはんだ部材104と接するように、半導体パッケージ121と回路基板101とが位置合わせされる。
次に、図6Cに示すように、加熱処理を行い、はんだ部材104及びはんだバンプ123を溶融させて、半導体パッケージ121を回路基板101に接合する。はんだ部材104及びはんだバンプ123が溶融して一体となったはんだ接合部131は、半導体パッケージ121の重みでつぶれ、側面が外側に膨らんだ形状(樽型)となる。樽型形状は、半導体パッケージ121の重みと、はんだ接合部131の表面張力との釣り合いで決まる形状である。なお、はんだ接合部131の上下電極122、102との接触部分は、電極形状とほぼ一致する太さとなる。
本願明細書において、はんだ接合部の側面が外側に膨らんだ形状を「樽型」、側面が内側に凹んだ形状を「糸巻型」と呼ぶこととする。また、側面が膨らんでも凹んでもいず真っ直ぐな形状を「柱型」と呼ぶこととする。
樽型は、はんだ接合部の電極との接触部より、高さ中央部が太い形状(高さ中央部断面の面積が広い形状)ともいえる。糸巻型は、はんだ接合部の電極との接触部より、高さ中央部が細い形状(あるいは高さ中央部断面の面積が狭い形状)ともいえる。柱型は、はんだ接合部の電極との接触部と、高さ中央部が等しい太さの形状(高さ中央部断面の面積が等しい形状)ともいえる。
半導体パッケージに搭載された半導体チップの動作に起因して発熱が生じる。また、半導体パッケージは例えばセラミックを用いた基材を有し、回路基板は例えば樹脂を用いた基材を有し、半導体パッケージと回路基板に熱膨張率の差がある。
通常、半導体チップは半導体パッケージの中央部に配置されており、半導体チップの動作による発熱と、上述の熱膨張率の差に起因して、例えば特に、中央から離れた端部のはんだ接合部に大きな応力が加わりやすい。例えば半導体チップの動作と停止とが繰り返されると、はんだ接合へ応力が繰り返し加わり、金属疲労によってはんだ接合部にクラックが発生し、接合が破壊される。
図7は、中央から離れた端部のはんだ接合部131にクラックCRが生じている状況を示す概略断面図である。樽型のはんだ接合部131が形成されている。応力は、樽型のはんだ接合部の、電極との接合界面近傍に集中しやすい。また、はんだ接合部と電極との接合界面には、はんだ成分と電極成分が反応した金属間化合物を含む合金層が生成されており、機械的に弱い部分である。これらに起因して、はんだ接合部の電極との接合界面近傍にクラックが生じやすい。なお、これは、はんだ接合部131の、パッケージ側の電極接合界面、回路基板側の接合基板とも同様である。
はんだ接合部にクラックが入ると、導通の不良等が生じる。はんだ接合部にクラックが入りにくい接合技術が望まれる。
次に、本発明の第1の実施例による電子装置の製造方法について説明する。ただし、第1の実施例では試験的に、回路基板及び半導体パッケージそのものでなく、回路基板を模した回路基板モデル、及びBGAパッケージを模した半導体パッケージモデルを用意し、半導体パッケージモデルと回路基板モデルとの接合を行った。実際の半導体パッケージと回路基板との接合を行う場合には、これらのモデルを実物に置き換えればよい(以下、モデルと実物を同一の参照番号で示すこともある)。
図1A及び図1Bは、第1の実施例に用いた回路基板モデル1の概略平面図及び概略断面図である。回路基板モデル1の基材として、縦、横、厚さが110mm×110mm×1.5mmのガラスエポキシ製板材を用意した。この基材上に、直径0.64mmのCu製の電極2を、1.27mmピッチの26行×26列の配置のうち、外周の5行、5列分に形成した。
図2A及び図2Bは、第1の実施例に用いた半導体パッケージモデル21の概略平面図及び概略断面図である。半導体パッケージモデル21の基材として、縦、横、厚さが40mm×40mm×1.5mmのガラスエポキシ製板材を用意した。この基材上に、回路基板モデル1の電極2と一致する配置で、電極22を形成した。回路基板モデル1の電極2と同様に、電極22は直径0.64mmでCu製である。
電極22の上に、(電極表面からの)高さ0.35mmとなるように、はんだバンプ23を形成した。はんだバンプ23は、一定体積のはんだの粒を、電極22上に接合することにより形成される。本実施例では、電極22上にロジン(松脂)系フラックスを塗布して、φ0.55のSn−3Ag−0.5Cuボール(融点220℃)を載せ、250℃に加熱することにより形成した。
なお、はんだバンプ23の高さは、ばらつきが平均高さの±5%以内に収まるように、揃っていることが好ましい。なお、はんだバンプ23の形成時に高さが不均一である場合は、1バンプ当たり50g程度の押圧力が加わるように、平面(例えば面精度の良い板)を押し当てて平坦化すると効果的である。
図3A〜図3Cは、第1の実施例のフリップチップ接合方法を説明するための、回路基板モデル及び半導体パッケージモデルの概略断面図である。
図3Aに示すように、回路基板モデル1上に、スクリーンマスク11が載せられる。スクリーンマスク11は、回路基板モデル1の電極2の配置と一致する配置で開口12を有する。開口12のうち、内周側3行、3列(これを単に内周側と呼ぶこともある)は直径0.6mmであり、この穴径は回路基板モデル1の電極2の径とほぼ一致している。開口12のうち、外周側2行、2列(これを単に外周側と呼ぶこともある)はそれよりも狭い直径0.3mmである。スクリーンマスク11は、例えば金属製である。
回路基板モデル1上の電極2上に開口12が配置されるように、スクリーンマスク11が位置合わせされる。スクリーンマスク11上で、はんだペースト3をスキージ13により擦ることにより、開口12にはんだペースト3を充填して、電極2上にはんだ部材4が形成される。はんだペースト3は、はんだ粉末とフラックスを含む。はんだペースト3のはんだ粉末として、半導体パッケージモデル21のはんだバンプ23と同じ材質のものを選択することが好ましい。
スクリーンマスク11の開口12の大きさを、上述のように面内位置に応じて変化させたことにより、内周側電極2上には相対的に多いはんだ材料が供給され、外周側電極2上には相対的に少ないはんだ材料が供給される。また、スキージ13による擦り切りにより、開口12内に充填されたはんだ部材4の上面の高さが揃う。なお、開口径の選択に加え、スクリーンマスク11の厚みの選択により、はんだ部材4のはんだ量を調整することもできる。
回路基板モデル1の電極2上にはんだ部材4が形成された後、スクリーンマスク11が外される。
次に、図3Bに示すように、半導体パッケージモデル21の各電極22上のはんだバンプ23が、回路基板モデル1の対応する電極2のはんだ部材4と接するように位置合わせされて、回路基板モデル1と半導体パッケージモデル21とが対向配置される。
はんだ部材4及びはんだバンプ23が、揃えられた高さで形成されているので、面内のすべてのはんだ部材4及びはんだバンプ23を、同時に接触させることができる。はんだ量の多い内周側のはんだ部材4も、はんだ量の少ない外周側のはんだ部材4も、それぞれ対応するはんだバンプ23に同時に接触させることができる。
なお、はんだ部材4は、はんだペーストであり柔らかい。このため、はんだバンプ23の高さがある程度均一でなかった場合でも、はんだバンプ23をはんだ部材4に押し付けることにより、面内のすべてのはんだバンプ23とはんだ部材4とを、同時に接触させることができる。
次に、図3Cに示すように、回路基板モデル1と半導体パッケージモデル21とが対向配置された状態で加熱処理を行い、はんだ部材4及びはんだバンプ23を溶融させて、半導体パッケージモデル21を回路基板モデル1に接合する。第1の実施例の加熱処理は、N雰囲気のコンベア式のリフロー炉で行い、最高温度を235℃とし、はんだの融点以上(220℃以上)が42秒となるようにした。
はんだ部材4及びはんだバンプ23が溶融して一体となったはんだ接合部31は、内周側の電極2、22上で相対的にはんだ量が多く、外周側の電極2、22上で相対的にはんだ量が少ない。内周側電極上のはんだ接合部31は、溶融状態で半導体パッケージ21の重みによりつぶれ、樽型となる。一方、外周側電極上のはんだ接合部31は、はんだ量が少ないので、内周側電極上のはんだ接合部31よりも(高さ中央部が)細い形状となる。
なお、はんだ接合部31の上下電極22、2との接触部分は、電極形状とほぼ一致する太さとなる。接合前、回路基板モデル1の内周側の電極2上では、はんだ部材4の形成面積が電極面積とほぼ一致し、はんだ部材4が電極2の上面全面を覆っている。一方、外周側の電極2では、はんだ部材4の形成面積が電極面積よりも狭く、はんだ部材4が電極2の上面の一部しか覆っていない。しかし、接合の加熱処理が始まると、外周側の電極2上において、はんだ部材4が溶融しはんだバンプ23と一体化して濡れ広がり、電極2の上面全面を覆う。
このようにして作製したサンプルの断面観察を行った。第1の実施例のはんだ量では、内周側電極上のはんだ接合部31が樽型となり、外周側電極上のはんだ接合部31がほぼ柱型となった。
また、はんだ接合部31と電極との接合界面の金属間化合物の生成状況は、内周側電極と外周側電極とで同様であった。つまり、はんだ接合部31の接合界面の状態を、面内で均一にすることができた。これは、内周側電極上でも外周側電極上でも、はんだ部材4とはんだバンプ23とが接触した状態で接合の加熱処理が開始され、金属間化合物の生成反応時間が揃っているためと考えられる。なお、各はんだ接合部31について、パッケージ側の電極接合界面の方が、はんだボール接合時の生成分があるため、回路基板側よりも金属間化合物が多くなる。
一般に、はんだ接合部の電極近傍の側面が電極内側に向けて立上っているほど(従ってはんだ接合部の高さ中央部が細いほど)、接合界面への応力集中が抑えられ、はんだ接合部全体に応力が分散しやすく、応力に強い。
柱型のはんだ接合部は、樽型に比べて応力に強くなる。第1の実施例のサンプルは、外周側のはんだ接合部が柱型であるので、全面のはんだ接合部が均一形状の樽型となる比較例に比べて、外周側のはんだ接合部にクラックが生じにくいと期待される。
なお、外周側のはんだ接合部のはんだ量がさらに少なくなれば糸巻型となり、糸巻型の方が柱型よりもさらに応力に強く、クラック生成が抑えられると考えられる。第1の実施例で作製したサンプルでは、外周側のはんだ接合部が柱型となったが、さらにはんだ量を少なくすれば、糸巻型に形成することができる。
なお、外周側のはんだ接合部が樽型であっても、内周側のはんだ接合部の樽型に比べて柱型に近い(高さ中央部が細い)形状であれば、内周側のはんだ接合部に比べて応力に強くなり、クラック生成が抑えられると考えられる。
次に、寿命評価試験について説明する。断面観察を行ったサンプルと同様にして、第1の実施例の方法で作製したサンプルについて、ベンディング試験を行った。ベンディング試験では、サンプルの中央部に比べて端部のはんだ接合部に強い応力を加えた。
最外周の(端部の)はんだ接合部の電気抵抗を、ベンディング試験を行いながら測定し、電気抵抗がベンディング試験前の初期値に比べて5%上昇するまでの時間を寿命として評価した。はんだ接合部でクラックが成長するにつれ、電気抵抗が上昇することとなる。なお、クラックが大きく成長しても、接触点が残っていれば、絶縁までは至らない。
比較のため、第1の実施例でスクリーンマスクの開口直径を外周側も内周側と同様に0.6mmとしたサンプルを作製し、このサンプルについても寿命を評価した。比較例のサンプルでは、はんだ接合部が全面で均一な形状の樽型となる。
第1の実施例のサンプルは、比較例のサンプルに比べて、10%の寿命の改善が見られた。
以上説明したように、半導体パッケージと回路基板との接合を行うとき、回路基板側の電極上に、面内の位置に応じて供給量を変えてはんだ部材を形成することにより、はんだ接合部のはんだ量を面内で変えて、はんだ接合部の形状を作り分けることができる。応力に特に強くしたい位置のはんだ接合部を、例えば柱型や糸巻型に形成すれば、クラック発生の抑制効果が高まる。
半導体パッケージ側のはんだバンプの高さを揃えるとともに、回路基板側のはんだ部材の高さを揃えることにより、面内のはんだバンプとはんだ部材とを同時に接触させた状態で、接合の加熱処理を行える。電極とはんだ部材との接合界面の質を、面内で均一に近づけることができる。
第1の実施例では、はんだペーストをスクリーン印刷することにより、回路基板電極上にはんだ部材を形成した。はんだ部材の形成方法として、例えば他に、蒸着やめっきを用いることができる。
はんだペーストのスクリーン印刷では、スクリーンマスクの開口径ではんだ供給量を調整した。例えば、蒸着の場合は、電極上に所望の径の開口を持ち電極間を覆うメタルマスクを、回路基板上に形成して、はんだ材料を蒸着することにより、電極上にはんだ部材を形成することができる。めっきの場合は、電極上に所望の径の開口を持ち電極間を覆うレジストマスクを、回路基板上に形成して、はんだ材料をめっきすることにより、電極上にはんだ部材を形成することができる。蒸着やめっきでも、はんだ部材の上面の高さを揃えることができる。
なお、はんだ部材をはんだペーストで形成する場合は、はんだペーストにフラックス成分が含まれており、フラックス塗布の別工程が必要ないが、はんだ材料の蒸着やめっきで形成した場合は、はんだバンプとの接合前にフラックスを塗布する。
なお、回路基板側電極上に形成するはんだ部材によって、はんだ接合部のはんだ量を調整しやすくするために、半導体パッケージ側電極上のはんだバンプのはんだ量は多すぎないことが好ましい。例えば、半導体パッケージ側電極の径に対し(電極表面からの)高さが6割以下となるように、はんだバンプの体積を抑えることが好ましい。
なお、はんだ接合部のはんだ量を多くしたいとき、回路基板の電極からはみ出して広い面積にはんだ部材を形成することも可能である。
図4Aに示す変形例では、回路基板1上に5つの電極2が示されている。内側3つの電極2上には電極2よりも広い開口12が配置され、両端の2つの電極2上には電極2よりも狭い開口12が配置されるように、スクリーンマスク11が配置されている。スキージ13で開口12にはんだペースト3を充填することにより、各電極2上にはんだ部材4が形成される。内側3つの電極2上には、電極2の上面からはみ出して広い面積にはんだ部材4が形成される。
次に、図4Bに示すように、半導体パッケージ21の各電極22上のはんだバンプ23が、回路基板1の対応する電極2のはんだ部材4と接するように位置合わせされる。
次に、図4Cに示すように、加熱処理を行い、はんだ部材4及びはんだバンプ23を溶融させて、半導体パッケージ21を回路基板1に接合する。回路基板1の内側3つの電極2上には、電極2からはみ出して広い面積にはんだ部材4を形成したが、接合に伴ってはんだ材料が電極2上に凝集し、電極2上にはんだ接合部31を形成できる。この変形例では、内側3つの電極2上に樽型、外側2つの電極2上に糸巻型のはんだ接合部31が形成されている。
なお、第1の実施例では、外側端部のはんだ接合部に強い応力が加わることを想定して、外周側に柱型、内周側に樽型のはんだ接合部を形成した。しかし、半導体パッケージの形状等により、応力が強くなりやすいはんだ接合部の位置は変わり得る。例えば、中央部に近いほど応力が強くなる場合等がある。
次に、第2の実施例による電子装置の製造方法について説明する。
図5Aに示すように、第2の実施例では、スクリーンマスク11が、内周側2行、2列に直径0.3mmの狭い開口、外周側3行、3列に直径0.6mmの広い開口の配置されたものである。他の条件は、第1の実施例と同様である。このようなスクリーンマスク11を用いてはんだペースト3を開口12に充填することにより、外周側3行、3列ははんだ量が多く、内周側2行、2列ははんだ量が少ないはんだ部材4が形成される。
次に、図5Bに示すように、半導体パッケージモデル21の各電極22上のはんだバンプ23が、回路基板モデル1の対応する電極2のはんだ部材4と接するように位置合わせされる。
次に、図5Cに示すように、加熱処理を行い、はんだ部材4及びはんだバンプ23を溶融させて、半導体パッケージモデル21を回路基板モデル1に接合する。第2の実施例では、外周側3行、3列に樽型、内周側2行、2列に柱型のはんだ接合部31が形成される。相対的に、内周側のはんだ接合部31が応力に対して強くなり、クラックの発生が抑制される。
このように、マスクの開口の大きさと位置を調整することにより、面内で所望の配置となるように、はんだ接合部の形状を容易に作りわけることができる。
なお、はんだ材料や基板材料は、上記実施例のものに限らない。また、BGAパッケージの接合を例に説明したが、他の電子部品の接合に応用することもできる。ベアチップの接合に用いることもできる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
図1A及び図1Bは、第1の実施例に用いた回路基板モデルの概略平面図及び概略断面図である。 図2A及び図2Bは、第1の実施例に用いた半導体パッケージモデルの概略平面図及び概略断面図である。 図3A〜図3Cは、第1の実施例のフリップチップ接合方法を説明するための、回路基板モデル及び半導体パッケージモデルの概略断面図である。 図4A〜図4Cは、第1の実施例の変形例のフリップチップ接合方法を説明するための、回路基板及び半導体パッケージの概略断面図である。 図5A〜図5Cは、第2の実施例のフリップチップ接合方法を説明するための、回路基板モデル及び半導体パッケージモデルの概略断面図である。 図6A〜図6Cは、比較例のフリップチップ接合方法を説明するための、回路基板及び半導体パッケージの概略断面図である。 図7は、比較例のフリップチップ接合方法においてはんだ接合部にクラックが生じている状況を示す概略断面図である。
符号の説明
1 回路基板モデル(回路基板)
2 電極
3 はんだペースト
4 はんだ部材
11 スクリーンマスク
12 開口
13 スキージ
21 半導体パッケージモデル(半導体パッケージ)
22 電極
23 はんだバンプ
31 はんだ接合部

Claims (5)

  1. 電子部品の複数の電極上にはんだバンプを形成する工程と、
    回路基板の複数の電極上に、該回路基板の面内の位置に応じてはんだ材料の供給量を変えて、はんだ部材を形成する工程と、
    前記電子部品の複数の電極上のはんだバンプと前記回路基板の複数の電極上のはんだ部材とがそれぞれ接触するように、前記電子部品と前記回路基板を対向させた状態で、加熱を行い、はんだバンプとはんだ部材とを溶融させて、該電子部品と該回路基板とを接合する工程と
    を有する電子装置の製造方法。
  2. 前記はんだ部材を形成する工程は、前記回路基板上に、電極間の領域を覆い、電極を露出する開口を有するマスクを配置した状態で、該開口内にはんだを供給し、該マスクは、電極の面内位置に応じて該開口の大きさが変わっている請求項1に記載の電子装置の製造方法。
  3. 前記はんだ部材を形成する工程は、はんだペーストをスクリーン印刷する請求項2に記載の電子装置の製造方法。
  4. 前記はんだバンプを形成する工程は、前記電子部品の電極からのはんだバンプの高さが、該電極の径の6割以内となるように、はんだバンプを形成する請求項1〜3のいずれか1項に記載の電子装置の製造方法。
  5. 前記電子部品と回路基板とを接合する工程の前に、さらに、該電子部品の複数の電極上のはんだバンプに平面を押し当てて、該はんだバンプの高さを揃える工程を有する請求項1〜4のいずれか1項に記載の電子装置の製造方法。
JP2008301385A 2008-11-26 2008-11-26 電子装置の製造方法 Pending JP2010129694A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008301385A JP2010129694A (ja) 2008-11-26 2008-11-26 電子装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008301385A JP2010129694A (ja) 2008-11-26 2008-11-26 電子装置の製造方法

Publications (1)

Publication Number Publication Date
JP2010129694A true JP2010129694A (ja) 2010-06-10

Family

ID=42329901

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008301385A Pending JP2010129694A (ja) 2008-11-26 2008-11-26 電子装置の製造方法

Country Status (1)

Country Link
JP (1) JP2010129694A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101215627B1 (ko) 2012-09-13 2013-01-21 한국기계연구원 인쇄 공정을 이용한 보안 기판 제조방법 및 그 보안 기판

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945733A (ja) * 1995-07-28 1997-02-14 Matsushita Electric Ind Co Ltd 電子部品及び電子部品の実装方法
JPH09246319A (ja) * 1996-03-06 1997-09-19 Kokusai Electric Co Ltd フリップチップ実装方法
JP2007251053A (ja) * 2006-03-17 2007-09-27 Fujitsu Ltd 半導体装置の実装構造及びその実装構造の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945733A (ja) * 1995-07-28 1997-02-14 Matsushita Electric Ind Co Ltd 電子部品及び電子部品の実装方法
JPH09246319A (ja) * 1996-03-06 1997-09-19 Kokusai Electric Co Ltd フリップチップ実装方法
JP2007251053A (ja) * 2006-03-17 2007-09-27 Fujitsu Ltd 半導体装置の実装構造及びその実装構造の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101215627B1 (ko) 2012-09-13 2013-01-21 한국기계연구원 인쇄 공정을 이용한 보안 기판 제조방법 및 그 보안 기판

Similar Documents

Publication Publication Date Title
JP5649805B2 (ja) 半導体装置の製造方法
JP4729963B2 (ja) 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法
KR100967344B1 (ko) 플립칩 패키지 기판 제조방법
JP5897584B2 (ja) 半導体装置における鉛フリー構造
JP5004549B2 (ja) 電子部品の基板への搭載方法及びはんだ面の形成方法
JP5040746B2 (ja) 電子部品及びその製造方法
JP2007128982A (ja) 半導体バンプ接続構造体及びその製造方法
JP6492768B2 (ja) 電子装置及びはんだ実装方法
JP5542470B2 (ja) はんだバンプ、半導体チップ、半導体チップの製造方法、導電接続構造体、および導電接続構造体の製造方法
JP2007243106A (ja) 半導体パッケージ構造
TWI478257B (zh) 封裝結構及封裝製程
JP2010129694A (ja) 電子装置の製造方法
JP5345814B2 (ja) 実装回路基板及び半導体装置
JP2010123676A (ja) 半導体装置の製造方法、半導体装置
JPH09246319A (ja) フリップチップ実装方法
JP3859963B2 (ja) 半導体装置及びその製造方法
JP2856197B2 (ja) Bga接続構造
JP3961876B2 (ja) 半導体装置用はんだバンプの製造方法
KR20030095036A (ko) 플립 칩 패키지의 솔더 범프 연결방법
JP2001339151A (ja) バンプによる電子部品の実装方法
JP2012028437A (ja) 半導体装置とその製造方法
KR101088295B1 (ko) 반도체 패키지의 솔더볼 형성 방법
KR20070063119A (ko) 플립칩 실장용 기판의 제조방법
JP2002184811A (ja) 電子回路装置およびその製造方法
JP2005340451A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110808

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120815

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120904

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130129