KR101088295B1 - 반도체 패키지의 솔더볼 형성 방법 - Google Patents

반도체 패키지의 솔더볼 형성 방법 Download PDF

Info

Publication number
KR101088295B1
KR101088295B1 KR1020080133734A KR20080133734A KR101088295B1 KR 101088295 B1 KR101088295 B1 KR 101088295B1 KR 1020080133734 A KR1020080133734 A KR 1020080133734A KR 20080133734 A KR20080133734 A KR 20080133734A KR 101088295 B1 KR101088295 B1 KR 101088295B1
Authority
KR
South Korea
Prior art keywords
mold
solder
solder ball
pcb substrate
solder paste
Prior art date
Application number
KR1020080133734A
Other languages
English (en)
Other versions
KR20100075115A (ko
Inventor
박민서
Original Assignee
에스티에스반도체통신 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스티에스반도체통신 주식회사 filed Critical 에스티에스반도체통신 주식회사
Priority to KR1020080133734A priority Critical patent/KR101088295B1/ko
Publication of KR20100075115A publication Critical patent/KR20100075115A/ko
Application granted granted Critical
Publication of KR101088295B1 publication Critical patent/KR101088295B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

반도체 패키지의 솔더볼 형성 방법을 개시한다. 본 발명의 반도체 패키지의 솔더볼 형성 방법은 솔더볼 패드들이 형성된 PCB 기판 및 상기 솔더볼 패드에 대응되는 복수의 홀들을 일면에 구비한 금형을 제공한다. 상기 금형의 상기 홀들 내에 솔더 페이스트를 채운다. 상기 솔더 페이스트가 채워진 상기 홀들이 상기 솔더볼 패드들과 마주보도록 상기 금형을 상기 PCB 기판 위에 정렬한다. 상기 솔더 페이스트가 상기 홀로부터 빠져나와 상기 솔더볼 패드 위에 안착될 수 있도록 상기 금형에 열을 가한다. 그리고 상기 솔더볼 패드 위에 안착된 상기 솔더 페이스트에 리플로우 공정을 수행한다.
반도체 패키지, 솔더볼, PCB 기판, 금형, 솔더 페이스트

Description

반도체 패키지의 솔더볼 형성 방법{Method for formation fo solder ball of semiconductor package}
본 발명은 반도체 장치의 형성방법에 관한 것으로, 더욱 상세하게는 반도체 패키지의 솔더볼 형성 방법에 관한 것이다.
최근 휴대폰, 노트북, DMB, MP3 플레이어 등의 휴대형 전자 기기의 다기능화 및 소형화 요구로 인하여 초소형 전자 기기에 탑재되는 반도체 소자가 고집적화, 소형화되고 있으며, 전자 기기 내의 반도체 소자 패키지의 보드 실장 밀도 또한 고밀도화되고 있다.
이러한 전자 기기의 소형화 추세를 만족시키기 위해 전자 기기에 실장하기 위한 반도체 소자 패키지의 크기도 초소형으로 개발 및 제조되고 있으며, 반도체 소자 패키지의 면적을 모두 사용하여 보드와의 실장을 형성하는 어레이 패키지 (BGA, LGA 등)의 개발이 많이 이루어지고 있다.
어레이형 반도체 소자 패키지 중 가장 많이 사용되는 BGA (Ball Grid Array)는 솔더볼을 이용하여 반도체 소자 패키지의 전극과 보드 전극 사이의 전기적 연결을 형성한다.
도 1은 일반적인 BGA형 반도체 소자 패키지의 솔더볼 접합 공정을 설명하기 위한 도면이다. 도 1을 참조하면, 솔더볼 접합 전 공정을 거친 반도체 소자가 실장된 PCB 기판(100)의 솔더볼 패드(30) 위에 핀 전사 방식을 이용하여 플럭스(10)를 전사한다. 끝단에 플럭스(10)를 묻힌 플럭스 핀(20)이 PCB 기판(100)의 솔더볼 패드(30)에 접촉되어 플럭스(10)가 솔더볼 패드(30) 위에 묻혀진다. 플럭스(10)는 솔더볼이 솔더볼 패드(30)에 안정적으로 부착되도록 돕는 역할을 한다.
이어서, 플럭스(10)가 묻혀진 PCB 기판(100)의 솔더볼 패드(30) 위로 솔더볼 로딩 툴(50)에 의하여 솔더볼(40)이 부착된다. 솔더볼(40) 부착 후 리플로우(reflow) 공정을 통하여 솔더볼(40)이 PCB 솔더볼 패드(30)에 접합된다.
보통 솔더볼 접합 공정은 복수의 패키지들이 하나의 PCB 기판 위에 어레이된 형태로 이루어진 후 다이아먼드 블레이드 또는 레이저를 이용하여 개별 패키지로 분리된다. 이 때 복수의 패키지들이 어레이된 PCB 단위로 솔더볼 접합을 이루어지는데, 플럭스 전사 및 솔더볼 로딩을 위해 사용되는 장치들이 매우 복잡하며 가공 시간이 길며 가공 단가가 높다. 예를 들면, 솔더볼 로딩 툴(50)은 솔더볼(40)을 잡기 위하여 진공흡착을 이용하는데, 솔더볼 로딩 툴(50)의 크기가 커질수록 진공을 유지하기 위한 장치가 복잡해진다.
본 발명은 위와 같은 문제점을 극복하고자 하는 것으로서, 간단한 장치를 사용하여 단순하게 수행할 수 있는 반도체 패키지의 솔더볼 형성 방법을 제공하는 것 이다.
본 발명의 일 목적을 달성하기 위한 반도체 패키지의 솔더볼 형성 방법은 솔더볼 패드들이 형성된 PCB 기판 및 상기 솔더볼 패드에 대응되는 복수의 홀들을 일면에 구비한 금형을 제공한다. 상기 금형의 상기 홀들 내에 솔더 페이스트를 채운다. 상기 솔더 페이스트가 채워진 상기 홀들이 상기 솔더볼 패드들과 마주보도록 상기 금형을 상기 PCB 기판 위에 정렬한다. 상기 솔더 페이스트가 상기 홀로부터 빠져나와 상기 솔더볼 패드 위에 안착될 수 있도록 상기 금형에 열을 가한다. 그리고 상기 솔더볼 패드 위에 안착된 상기 솔더 페이스트에 리플로우 공정을 수행한다.
여기서, 상기 PCB 기판에는 반도체 칩이 실장되어 있다. 상기 반도체 칩은 상기 PCB 기판에 몰딩되어 있을 수 있다.
상기 금형의 물질은 솔더 또는 솔더 페이스트와 화학적 접합을 이루지 않는 것을 포함한다. 상기 금형의 물질은 내열성 플라스틱 또는 금속을 포함할 수 있다. 상기 내열성 플라스틱은 실리콘계, 플루오르계, 페놀수지계, 폴리이미드계, 폴리아크릴로니트릴 또는 폴리벤조이미다졸을 포함할 수 있다.
상기 금형의 상기 홀들 내에 솔더 페이스트를 채우는 단계는 스크린 프린팅 방법에 의하여 수행될 수 있다.
상기 금형을 상기 PCB 기판 위에 정렬하는 단계는 상기 금형이 상기 PCB 기판과 접촉하도록 할 수 있다. 다르게는, 상기 금형을 상기 PCB 기판 위에 정렬하는 단계는 상기 금형과 상기 PCB 기판 사이에 간격을 두도록 할 수 있다.
상기 금형에 열을 가하는 단계는 상기 금형 내의 상기 솔더 페이스트의 온도가 50~150℃ 범위가 되도록 할 수 있다. 상기 금형에 열을 가하는 단계에서 상기 PCB 기판의 온도는 100~150℃의 범위로 유지될 수 있다.
상기 금형에 열을 가하는 단계에서 상기 PCB 기판은 휘어지지 않도록 상기 PCB 기판의 적어도 일부분이 휨방지 장치에 의하여 눌려질 수 있다.
상기 리플로우 공정이 수행된 상기 PCB 기판으로부터 상기 금형을 제거하는 단계를 더 포함할 수 있다.
상기 리플로우 공정이 수행된 상기 PCB 기판을 단위 반도체 패키지 별로 절단하는 단계를 더 포함할 수 있다.
솔더 페이스트가 홀 내에 채워진 금형을 PCB 기판의 솔더볼 패드 위에 정렬하고 열을 가하여 솔더 페이스트가 상기 금형으로부터 빠져나와서 상기 솔더볼 패드 위에 안착되도록 함으로써 간단한 장치와 저렴한 비용으로 단순한 공정을 통하여 PCB 기판 위에 솔더볼을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 솔더볼 접합 공정을 순서대로 도시한 개략적인 도면들이다.
도 2a를 참조하면, 솔더 홀(60)들을 구비한 솔더 금형(70)을 제공한다. 솔더 금형(70)의 솔더 홀(60)들은 PCB 기판의 솔더볼 패드(30)에 대응되도록 형성된다. 솔더 금형(70)은 솔더 또는 솔더 페이스트와 화학적 접합을 이루지 않는 소재, 예를 들면, 실리콘계, 플루오르계, 페놀수지계, 폴리이미드계, 폴리아크릴로니트릴, 폴리벤조이미다졸 등과 같은 내열성 플라스틱 또는 비 솔더 접합성 금속 등으로 이루어질 수 있다.
솔더 금형(70)의 솔더 홀(60)들은 드릴 비트, 레이저, 에칭 또는 연마 등에 의해 형성될 수 있다. 솔더 홀(60)의 직경 및 깊이는 제품의 요구조건에 맞게 선택된다. 예를 들면, PCB 기판(100)의 솔더볼 패드(30)의 크기에 따라 결정될 수 있다.
도 2b를 참조하면, 솔더 금형(70)의 솔더 홀(60) 내에 솔더 페이스트(solder paste)(80)를 채운다. 예를 들면, 스크린 프린팅 방법을 사용하여 솔더 홀(60) 내에 솔더 페이스트(80)를 채울 수 있다.
솔더 페이스트(80)는 솔더(solder)와 플럭스(flux)의 혼합물이다. 솔더는 주석, 납의 합금(alloy) 또는 주석, 납, 은의 합금일 수 있다. 그러나 솔더 물질은 이에 한정되지 않으며, 무연 솔더 물질 또는 다른 솔더 물질을 사용할 수 있다. 플럭스는 솔더가 PCB 기판을 적시고, 솔더와 PCB 기판의 산화막을 제거하여 솔더링이 잘 일어나도록 돕는 물질이다.
도 2c를 참조하면, 솔더 페이스트(80)로 채워진 솔더 홀(60)이 PCB 기판(100)의 솔더볼 패드(30)와 마주보도록 솔더 금형(70)을 반도체 칩이 장착되어 있는 PCB 기판(100)에 정렬한다. 이때, 솔더 홀(60) 내의 솔더 페이스트(80) 또는 상기 솔더 금형(70)이 PCB 기판(100)의 솔더볼 패드(30)에 접촉하도록 솔더 금형(70)을 PCB 기판(100)에 정렬하거나, 또는 솔더 홀(60) 내의 솔더 페이스트(80) 또는 솔더 금형(70)과 PCB 기판(100)의 솔더볼 패드(30) 사이에 소정의 거리를 두도록 솔더 금형(70)을 PCB 기판(100)에 정렬할 수 있다.
PCB 기판(100)에 실장된 반도체 칩은 PCB 기판(100)에 전기적으로 연결되어 있고, 몰딩되어 있을 수 있다. PCB 기판(100)의 솔더볼 패드(30)는 PCB 기판(100) 전면에 배치되어 있을 수 있고, 또는 PCB 기판(100)의 센터 부분이나 에지 부분에 배치되는 것을 포함하여 여러 형태로 배치되어 있을 수 있다.
도 2d를 참조하면, 솔더 홀(60)로부터 솔더 페이스트(80)가 빠져나올 수 있도록 솔더 금형(70)에 열을 가한다. 상기 솔더 페이스트(80)의 온도가 대략 50~150℃ 범위가 되도록 솔더 금형(70)에 열이 가해질 수 있다. 상기 온도 범위는 솔더의 녹는점보다 낮으며, 상기 온도 범위에서 솔더 페이스트(80) 내의 플럭스 성분에 의하여 솔더 페이스트(80)의 유동성이 커져서 솔더 페이스트(80)가 솔더 금형(70)으로부터 중력에 의하여 빠져나올 수 있다. 이때 PCB 기판(100)은 휨을 방지하기 위 하여 일정 온도로 유지될 수 있다. PCB 기판(100)의 온도는 약 100~150℃의 온도 범위로 유지될 수 있다. 한편, PCB 기판(100)의 휨방지를 위한 장치를 추가할 수 있다. 예를 들면, 휨방지 장치는 PCB 기판(100)을 눌러주는 장치일 수 있다.
도 2e를 참조하면, 솔더 페이스트(80)와 PCB 기판(100)의 솔더볼 패드(30) 사이에 솔더링이 이루어지도록 리플로우 공정을 수행한다. 리플로우 공정에 의하여 PCB 기판(100)의 솔더볼 패드(30) 위에 솔더볼(80)이 형성된다.
이후 도시하지는 않았으나, 솔더볼(80)이 형성된 PCB 기판(100)은 단위 패키지 별로 잘라질 수 있다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 BGA형 반도체 소자 패키지의 솔더볼 접합 공정을 설명하기 위한 도면이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 솔더볼 접합 공정을 순서대로 도시한 개략적인 도면들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
30: 솔더볼 패드
60: 솔더 홀
70: 솔더 금형
80: 솔더 페이스트
100: PCB 기판

Claims (15)

  1. 솔더볼 패드들이 형성된 PCB 기판 및 상기 솔더볼 패드에 대응되는 복수의 홀들을 일면에 구비한 금형을 제공하는 단계;
    상기 금형의 상기 홀들 내에 솔더 페이스트를 채우는 단계;
    상기 솔더 페이스트가 채워진 상기 홀들이 대응하는 상기 솔더볼 패드들과 1:1로 마주보도록 상기 금형을 상기 PCB 기판 위에 정렬하는 단계;
    상기 솔더 페이스트가 상기 홀로부터 빠져나와 상기 솔더볼 패드 위에 안착될 수 있도록 상기 금형에 열을 가하는 단계; 및
    상기 솔더볼 패드 위에 안착된 상기 솔더 페이스트에 리플로우 공정을 수행하는 단계; 를 포함하는 반도체 패키지의 솔더볼 형성 방법.
  2. 제1 항에 있어서, 상기 PCB 기판은 반도체 칩이 실장된 반도체 패키지의 솔더볼 형성 방법.
  3. 제2 항에 있어서, 상기 반도체 칩은 상기 PCB 기판에 몰딩되어 있는 반도체 패키지의 솔더볼 형성 방법.
  4. 제1 항에 있어서, 상기 금형의 물질은 솔더 또는 솔더 페이스트와 화학적 접합을 이루지 않는 것을 포함하는 반도체 패키지의 솔더볼 형성 방법.
  5. 제4 항에 있어서, 상기 금형의 물질은 금속을 포함하는 반도체 패키지의 솔더볼 형성 방법.
  6. 제4 항에 있어서, 상기 금형의 물질은 내열성 플라스틱이고, 상기 내열성 플라스틱은 실리콘계 수지, 플루오르계 수지, 페놀 수지 및 폴리이미드계 수지의 그룹에서 선택된 하나를 포함하는 반도체 패키지의 솔더볼 형성 방법.
  7. 제1 항에 있어서, 상기 금형의 상기 홀들 내에 솔더 페이스트를 채우는 단계는 스크린 프린팅 방법에 의하여 수행되는 반도체 패키지의 솔더볼 형성 방법.
  8. 제1 항에 있어서, 상기 금형을 상기 PCB 기판 위에 정렬하는 단계는 상기 금형이 상기 PCB 기판과 접촉하도록 하는 반도체 패키지의 솔더볼 형성 방법.
  9. 제1 항에 있어서, 상기 금형을 상기 PCB 기판 위에 정렬하는 단계는 상기 금형과 상기 PCB 기판 사이에 간격을 두도록 하는 반도체 패키지의 솔더볼 형성 방법.
  10. 제1 항에 있어서, 상기 금형에 열을 가하는 단계는 상기 금형 내의 상기 솔더 페이스트의 온도가 50~150℃ 범위가 되도록 하는 반도체 패키지의 솔더볼 형성 방법.
  11. 제10 항에 있어서, 상기 금형에 열을 가하는 단계에서 상기 PCB 기판의 온도는 100~150℃의 범위로 유지되는 반도체 패키지의 솔더볼 형성 방법.
  12. 제1 항에 있어서, 상기 금형에 열을 가하는 단계에서 상기 PCB 기판은 휘어지지 않도록 상기 PCB 기판의 적어도 일부분이 휨방지 장치에 의하여 눌려지는 반도체 패키지의 솔더볼 형성 방법.
  13. 제1 항에 있어서, 상기 리플로우 공정이 수행된 상기 PCB 기판으로부터 상기 금형을 제거하는 단계를 더 포함하는 반도체 패키지의 솔더볼 형성 방법.
  14. 제1 항에 있어서, 상기 리플로우 공정이 수행된 상기 PCB 기판을 단위 반도체 패키지 별로 절단하는 단계를 더 포함하는 반도체 패키지의 솔더볼 형성 방법.
  15. 제4 항에 있어서, 상기 금형의 물질은 내열성 플라스틱이고, 상기 내열성 플라스틱은 폴리아크릴로니트릴 또는 폴리벤조이미다졸인 반도체 패키지의 솔더볼 형성 방법.
KR1020080133734A 2008-12-24 2008-12-24 반도체 패키지의 솔더볼 형성 방법 KR101088295B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080133734A KR101088295B1 (ko) 2008-12-24 2008-12-24 반도체 패키지의 솔더볼 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080133734A KR101088295B1 (ko) 2008-12-24 2008-12-24 반도체 패키지의 솔더볼 형성 방법

Publications (2)

Publication Number Publication Date
KR20100075115A KR20100075115A (ko) 2010-07-02
KR101088295B1 true KR101088295B1 (ko) 2011-11-30

Family

ID=42637551

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080133734A KR101088295B1 (ko) 2008-12-24 2008-12-24 반도체 패키지의 솔더볼 형성 방법

Country Status (1)

Country Link
KR (1) KR101088295B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102067155B1 (ko) 2013-06-03 2020-01-16 삼성전자주식회사 연결단자를 갖는 반도체 장치 및 그의 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100863772B1 (ko) * 2007-09-14 2008-10-15 한국과학기술원 솔더볼 및 공동이 형성된 몰드를 이용한 솔더볼의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100863772B1 (ko) * 2007-09-14 2008-10-15 한국과학기술원 솔더볼 및 공동이 형성된 몰드를 이용한 솔더볼의 제조방법

Also Published As

Publication number Publication date
KR20100075115A (ko) 2010-07-02

Similar Documents

Publication Publication Date Title
US8119451B2 (en) Method of manufacturing semiconductor package and method of manufacturing substrate for the semiconductor package
TWI567894B (zh) 晶片封裝
JP2006202991A (ja) 回路基板及びその製造方法、並びに半導体パッケージ及びその製造方法
KR101208028B1 (ko) 반도체 패키지의 제조 방법 및 이에 의해 제조된 반도체 패키지
JP2009152253A (ja) 半導体装置およびその製造方法
US7032807B2 (en) Solder contact reworking using a flux plate and squeegee
KR101019642B1 (ko) 인쇄회로기판 제조 방법
US20120161312A1 (en) Non-solder metal bumps to reduce package height
US8138594B2 (en) Semiconductor device and manufacturing method of a semiconductor device
JP2010272609A (ja) 半導体装置及びその製造方法
JP2009105209A (ja) 電子装置及びその製造方法
KR101088295B1 (ko) 반도체 패키지의 솔더볼 형성 방법
KR102050011B1 (ko) 반도체 패키지용 상호 연결 구조체 및 상호 연결 구조체의 제조 방법
JP2006156794A (ja) 半導体装置の接合方法及び接合構造
US20110061907A1 (en) Printed circuit board and method of manufacturing the same
JP2009246079A (ja) 半導体パッケージおよびその製造方法
KR20110013902A (ko) 패키지 및 그 제조방법
JP4696712B2 (ja) 半導体装置
JP5934057B2 (ja) プリント回路基板
KR100618901B1 (ko) 비선형적 충격 특성을 갖는 반도체 패키지 및 그 제조방법
TW201212136A (en) Manufacturing method of wiring substrate having solder bump, and mask for mounting solder ball
JP2011187682A (ja) 半導体装置の製造方法、実装方法、及び製造装置
JP2003297977A (ja) 電子部品の製造方法
JP6536397B2 (ja) 電子装置、電子装置の製造方法及び電子機器
KR20120032762A (ko) 플립칩 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141028

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151103

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee