KR100967344B1 - 플립칩 패키지 기판 제조방법 - Google Patents

플립칩 패키지 기판 제조방법 Download PDF

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Abstract

본 발명은 플립칩 패키지 기판 제조방법에 관한 것이다. 상기 제조방법은, 기판 본체를 제공하고 상기 기판 본체의 유전체층의 표면상에 도전층을 형성하는 단계; 상기 도전층상에 제 1 저항층을 형성하고, 상기 제 1 저항층에 상기 도전층의 일부를 노출시키는 복수의 개구부를 형성하는 단계; 전기도금에 의해, 복수의 회로 및 상기 개구부에서 상기 도전층을 통과하는 복수의 도전성 패드를 포함하는 회로층을 형성하는 단계; 상기 제 1 저항층 및 상기 회로층의 표면상에 제 2 저항층을 형성하고, 상기 제 2 저항층에 상기 도전성 패드를 노출시키는 복수의 개구를 형성하는 단계; 상기 도전성 패드의 표면상에 보호층을 형성하는 단계; 상기 제 2 저항층 및 제 1 저항층을 제거하고, 그 후, 마이크로 에칭에 의해 , 노출된 도전층을 제거하고, 동시에 상기 복수의 도전성 패드가 상기 복수의 회로보다 높도록 상기 복수의 회로를 얇게 하는 단계; 상기 보호층을 제거하는 단계; 및 상기 기판 본체의 표면상에 절연 보호층을 형성하고, 상기 절연 보호층에 상기 도전성 패드를 노출시키는 복수의 개구를 형성하는 단계를 포함한다.
패키지 기판 구조체, 미세 피치, 플립칩

Description

플립칩 패키지 기판 제조방법 {METHOD FOR MANUFACTURING FLIP CHIP PACKAGING SUBSTRATE}
본 발명은 플립칩 패키지 기판 제조방법에 관한 것으로, 더욱 상세하게는, 미세 피치(fine pitch)를 구비하는 플립칩 패키지 구조체에 적용하기에 적합한 패키지 기판 제조방법에 관한 것이다.
반도체 공정이 발전함에 따라, 그에 의해 형성된 반도체 칩은 더욱더 많고 강력한 기능을 가지며 복잡해 지고 있다. 동시에, 반도체의 데이터 전송량은 더욱더 증가하고 있다. 따라서, 반도체의 핀은 상기한 바에 따라서 증가해야만 한다.
칩 기술이 고주파 및 많은 수의 핀을 지향하면서 발전하고 있으므로, 종래의 와이어 본딩은 도전성의 요구를 만족하지 못하고 있다. 종래의 와이어 본딩과 비교할 때, 플립칩 공정은 칩이 아래를 향하여 솔더 범프(solder bump)에 의해 기판을 도전성하는 기술이다. 그 밖에도, I/O 핀은 칩의 전체 표면에 분포될 수 있어서, 칩의 신호 입력 포인트 및 출력 포인트 양의 대폭 증가, 신호의 전송 경로 단축, 노이즈의 간섭 감소, 열 확산의 촉진, 및 패키지 부피의 압축과 같은 이점을 가진 다. 따라서, 플립칩 공정은 이미 산업에서 주요 트랜드가 되었다.
종래의 패키지 기판이 도 1에 도시된다. 패키지 기판(1)의 표면은, 복수의 회로(11) 및 복수의 도전성 패드(12)를 포함하는 회로층과, 도전성 패드(12)를 노출시키는 복수의 개구(131)를 갖는 솔더 마스크(13)를 가진다. 개구(131)의 크기는 도전성 패드(12)의 크기보다 작다. 또한, 솔더 범프(14, 14')가 코팅 또는 프린팅에 의해 도전성 패드(12)의 표면상에 형성되어 패키지 기판(1)은 솔더 범프(14, 14')에 의해 칩(미도시)과 전기적으로 연결될 수 있다.
더하여, 또 다른 종래의 패키지 기판이 도 2에 도시되어 있다. 패키지 기판(2)의 표면은, 복수의 회로(21) 및 복수의 도전성 패드(22)를 포함하는 회로층과, 도전성 패드(22)를 노출시키는 복수의 개구(231)를 갖는 솔더 마스크(23)를 가진다. 개구(231)의 크기는 도전성 패드(22)의 크기보다 크다. 따라서, 패키지 기판(2)은 칩의 전극 패드 상에 배치된 솔더 범프에 의해 칩(미도시)과 전기적으로 연결될 수 있다.
도 1의 패키지 기판(1)의 표면상의 구조체가 전도(conduction)를 위해 사용될 수 있지만, 솔더 범프(14, 14')는 코팅 또는 프린팅에 의해 이들을 균일한 양으로 제어하는 것의 어려움 때문에 그 높이 및 크기가 바람직하지 못하다. 반면, 도 2의 패키지 기판(2)이 칩에 연결될 때, 개구(231)와 도전성 패드(22) 사이의 갭이 솔더 범프(14, 14')로 채워지므로 솔더 범프(14, 14')의 높이가 감소하고, 따라서 언더필링 공정의 질이 영향을 받으며, 제품의 신뢰도 감소를 야기한다. 그러나, 솔더 범프(14, 14')의 높이를 증가시키면, 솔더 재료의 양이 증가하므로 비용이 증가 한다.
따라서, 종래의 구조체 및 방법은, 솔더 패드상에 솔더 범프를 형성하는 동안 솔더 범프를 균일한 높이와 크기로 제어하는 것의 어려움 때문에 미세 범프 피치에는 유리하지 못하다. 다수의 I/O 접속부(I/O joints)를 갖는 기판 및 칩으로 이루어진 플립칩 구조체에 관해서는, 모든 솔더 범프가 충분한 높이를 가지지 못하면, 칩과 기판 사이의 접속부는 하나씩 완전히 전기적으로 연결되지 못할 수도 있다. 이와 달리, 과도하게 큰 크기를 갖는 솔더 범프 부분으로 인해 인접 접속부들이 함께 전기적으로 연결되어, 그렇지 않으면 용인가능한 칩들이 플립칩 공정의 실패로 인해 폐기될 수도 있다. 게다가, 반도체 칩이 진보된 기술로 발전됨에 따라, 칩의 낮은 유전율 때문에 칩이 스트레스를 견디는 강도가 작아지게 되었다. 다수의 I/O 접속부를 갖는 플립칩 구조체가 얻어지더라도, 칩 내부에 스트레스가 가해져서 더 쉽게 손상 또는 폐기 되어진다. 게다가, 기판이 박판일 때, 균일한 높이와 크기를 갖지 못하는 솔더 범프로부터 야기되는 고르지 못한 스트레스 때문에 기판은 쉽게 손상된다. 따라서, 제품의 수율이 감소된다.
더하여, 반도체 칩의 전극 패드의 밀도가 증가됨에 따라, 칩과 기판 사이의 갭의 높이뿐만 아니라 칩과 기판 사이의 솔더 범프의 크기가 작아짐으로써, 칩과 기판 사이의 갭이 언더필링 물질로 채워질 때 보이드(voids)가 쉽게 형성되어, 칩의 팝콘(popcorn of the chip)과 같은 심각한 문제를 야기한다.
따라서, 미세 피치에 적합하고 상술한 문제점을 갖지 않는 패키지 기판 구조체가 절박하게 요구된다.
상술한 종래 기술의 문제점의 견지에서, 본 발명의 목적은, 미세 피치에 적용될 수 있고, 패키지 기판 구조체를 위한 언더필링 공정의 질을 향상시키고, 평탄하지 않은 솔더 범프로부터 야기되는 연결 문제를 해결함으로써, 그 신뢰도가 향상되고 비용 측면에서 경제적인 패키지 기판의 제조방법을 제공하는 것이다.
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전술한 목적을 달성하기 위해서, 본 발명은, 기판 본체를 제공하고 상기 기판 본체의 유전체층의 표면상에 도전층을 형성하는 단계; 상기 도전층상에 제 1 저항층을 형성하고, 상기 제 1 저항층에 상기 도전층의 일부를 노출시키는 복수의 개구부를 형성하는 단계; 전기도금에 의해, 복수의 회로 및 상기 개구부에서 상기 도전층을 통과하는 복수의 도전성 패드를 포함하는 회로층을 형성하는 단계; 상기 제 1 저항층 및 상기 회로층의 표면상에 제 2 저항층을 형성하고, 상기 제 2 저항층에 상기 도전성 패드를 노출시키는 복수의 개구를 형성하는 단계; 상기 도전성 패드의 표면상에 보호층을 형성하는 단계; 상기 제 2 저항층 및 제 1 저항층을 제거하고, 그 후, 마이크로 에칭에 의해, 상기 제 1 저항층에 의해 덮여진 도전층을 제거하고, 동시에 상기 복수의 도전성 패드가 상기 복수의 회로보다 높도록 상기 복수의 회로를 얇게 하는 단계; 상기 보호층을 제거하는 단계; 및 상기 기판 본체의 표면상에 절연 보호층을 형성하고, 상기 절연 보호층에 상기 도전성 패드를 노출시키는 복수의 개구를 형성하는 단계를 포함하는 패키지 기판 제조방법을 제공한다.
상술한 방법에서, 상기 보호층은 전기도금에 의해 형성되고, 바람직하게는, Sn, Ni, Au, Ag, Cr 및 Ti로 이루어진 그룹으로부터 선택된 어느 하나로 만들어진다.
상술한 방법은, 상기 복수의 도전성 패드의 표면상에 표면 마감층을 형성하는 단계를 더 포함할 수 있으며, 상기 표면 마감층은 Ni와 Au의 합금, OSP, ENIG, Ni, Pd 및 Au의 합금, Sn, 솔더, 무연 솔더, Ag, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 어느 하나로 만들어질 수 있다.
상술한 방법에서, 상기 절연 보호층은 솔더 마스크 또는 유전체층이다.
따라서, 본 발명에서 제공되는 패키지 기판 제조방법은 플립칩 구조체에 적용될 수 있다. 특히, 회로가 미세 피치를 지향하여 개발될 때, 충분한 높이를 갖는 도전성 패드에 기인한 이점은 다음과 같다: 솔더 범프의 재료가 더 작은 양으로 사용될 수 있고; 언더필링 공정이 용이하게 수행되고; 칩과 패키지 기판 사이의 더 작은 갭으로 인한 부실한 언더필링 또는 보이드 형성과 같은 문제를 방지할 수 있다.
게다가, 본 발명에서 형성된 도전성 패드는 그 높이가 용이하게 제어되며, 그 높이 및 크기가 균일하다. 따라서, 기판과 다수의 I/O 핀을 갖는 칩으로 구성되는 플립칩 구조체에 대해서, 칩과 기판 사이의 불연속, 너무 큰 크기를 갖는 솔더 범프로 인한 두 개의 인접 접속부 사이의 연결에 의해 야기되는 단락 회로 브리지, 플립칩 공정의 실패로 인해 폐기되는 결함없는 칩 등과 같은 종래 기술의 문제점들이 본 발명에서는 방지될 수 있다. 패키지 기판이 박판일 경우, 균일한 높이와 크기를 가지지 않는 솔더 범프에 기한 고르지 못한 스트레스로부터 야기되는 손상 역시 방지할 수 있다. 또한, 제품의 수율 감소도 피할 수 있다 .
결론적으로, 본 발명에서 제공되는 패키지 기판 제조방법이 용이하게 획득되고 수행되어 제품의 수율이 향상되고 비용이 절감될 수 있다.
본 발명의 다른 목적, 이점 및 새로운 특징들은 첨부하는 도면과 관련된 다음의 상세한 설명으로부터 더욱 명확해질 것이다.
본 발명의 실시를 설명하는 구체적인 실시예로 인해, 당업자는 이하 개시된 내용을 통해 본 발명의 다른 이점 및 효용을 용이하게 이해할 수 있다. 또한, 본 발명은 다른 상이한 실시예에 의해 실시되거나 적용될 수 있다. 본 발명의 사상을 벗어남이 없이, 본 명세서의 어떠한 세부사항에 대해 상이한 견지 또는 적용에 기초하여 다른 가능한 수정 또는 변경이 가해질 수도 있다.
도 3a 내지 도 3i1를 참조하면, 본 발명의 일 실시예에 따라 패키지 기판을 제조하는 과정의 흐름을 도시한 단면도가 있다.
우선, 도 3a에 도시되는 바와 같이, 기판 본체(30)를 제공한다. 금속 또는 비금속으로 이루어진 얇은 도전층(31)을 기판 본체(30)의 유전체층의 표면상에 형성한다.
도 3b에 도시되는 바와 같이, 도전층(31) 위에 제 1 저항층(32)을 형성한다. 제 1 저항층(32)에 도전층(31)의 일부를 노출시키도록 복수의 개구부(321)를 형성한다.
이어서, 도 3c에 도시되는 바와 같이, 전기도금에 의해, 개구부(321)에서 도 전층(31)을 통하여 복수의 회로(33) 및 복수의 도전성 패드(34)를 포함하는 회로층을 형성한다. 본 실시예에서는, 복수의 회로(33) 및 복수의 도전성 패드(34)는 Cu로 만들어진다.
도 3d에 도시되는 바와 같이, 제 1 저항층(32) 및 회로층의 표면상에 제 2 저항층(35)을 형성한다. 제 2 저항층(35)에 도전성 패드(34)를 노출시키도록 복수의 개구(351)를 형성한다.
더하여, 도 3e에 도시되는 바와 같이, 바람직하게는 Sn, Ni, Au, Ag, Cr 및 Ti로 이루어진 그룹으로부터 선택된 어느 하나로 이루어지는 보호층(36)을 복수의 도전성 패드(34)의 표면상에 도금한다. 본 실시예에서는, 보호층(36)은 Sn로 만들어진다.
도 3f에 도시되는 바와 같이, 제 1 저항층(32) 및 제 2 저항층(35)을 제거한다. 더하여, 제 1 저항층(32)에 의해 덮여진 도전층(31) 역시 마이크로 에칭에 의해 제거하고, 동시에, 회로(33)도 그에 의해 얇아지게 한다. 따라서, 도전성 패드(34)가 회로(33)보다 높아진다.
도 3g에 도시되는 바와 같이, 보호층(36)을 제거한다. 도전성 패드(34)가 회로(33)보다 높은 구조체를 획득한다.
마지막으로, 도 3h에 도시되는 바와 같이, 기판 본체(30)의 표면상에 절연 보호층(37)을 형성한다. 절연 보호층(37)에 도전성 패드(371)를 노출시키는 복수의 개구(371)를 형성한다. 개구(371)는 도전성 패드(34)보다 큰 크기를 갖는다. 다른 방안으로는, 도 3h1에 도시되는 바와 같이, 개구(371)는 도전성 패드(34)와 같은 크기를 갖는다. 본 실시예에서는, 도전성 패드(34)는 절연 보호층(37)보다 큰 높이를 갖는다.
또한, 본 발명은, 표면에 복수의 회로(33) 및 상기 복수의 회로(33)보다 높은 복수의 도전성 패드(34)를 포함하는 회로층을 갖는 기판 본체(30); 및 상기 기판 본체(30)의 표면상에 배치되고 상기 복수의 도전성 패드(30)를 노출시키는 복수의 개구(371)를 갖는 절연 보호층(37)을 포함하는 패키지 기판 구조체를 제공한다. 절연 보호층의 개구(371)는 도전성 패드(34)보다 크거나(도 3h 참조) 그와 같은(도 3h1 참조) 크기를 갖는다.
도 3i 및 도 3i1에 도시되는 바와 같이, 본 발명에 따른 패키지 기판의 도전성 패드(34)는 표면 마감에 의해 더 처리될 수 있다. 도전성 패드(34)의 표면상의 표면 마감층(38)은 Ni와 Au의 합금, OSP, ENIG, Ni, Pd 및 Au의 합금, Sn, 솔더, 무연 솔더, Ag, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 어느 하나로 만들어질 수 있다.
비록 본 발명이 바람직한 실시예에 대해 설명되었지만, 특허청구범위에 청구된 본 발명의 범위를 벗어남이 없이 많은 다른 가능한 수정 및 변경이 가해질 수 있다.
도 1은 종래의 패키지 기판의 단면도,
도 2는 또 다른 종래의 패키지 기판의 단면도, 그리고
도 3a 내지 도 3i1은 본 발명의 일 실시예에 따라 패키지 기판을 제조하는 과정의 흐름을 보여주는 단면도이다.

Claims (9)

  1. 삭제
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  5. 기판 본체를 제공하고 상기 기판 본체의 유전체층의 표면상에 도전층을 형성하는 단계;
    상기 도전층상에 제 1 저항층을 형성하고, 상기 제 1 저항층에 상기 도전층의 일부를 노출시키는 복수의 개구부를 형성하는 단계;
    전기도금에 의해, 복수의 회로 및 상기 개구부에서 상기 도전층을 통과하는 복수의 도전성 패드를 포함하는 회로층을 형성하는 단계;
    상기 제 1 저항층 및 상기 회로층의 표면상에 제 2 저항층을 형성하고, 상기 제 2 저항층에 상기 도전성 패드를 노출시키는 복수의 개구를 형성하는 단계;
    상기 도전성 패드의 표면상에 보호층을 형성하는 단계;
    상기 제 2 저항층 및 제 1 저항층을 제거하고, 그 후, 마이크로 에칭에 의해 , 노출된 도전층을 제거하고, 동시에 상기 복수의 도전성 패드가 상기 복수의 회로보다 높도록 상기 복수의 회로를 얇게 하는 단계;
    상기 보호층을 제거하는 단계; 및
    상기 기판 본체의 표면상에 절연 보호층을 형성하고, 상기 절연 보호층에 상기 도전성 패드를 노출시키는 복수의 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 플립칩 패키지 기판 제조방법.
  6. 제 5 항에 있어서,
    상기 보호층은 전기도금에 의해 형성되는 것을 특징으로 하는 플립칩 패키지 기판 제조방법.
  7. 제 5 항에 있어서,
    상기 보호층은 Sn, Ni, Au, Ag, Cr 및 Ti로 이루어진 그룹으로부터 선택된 어느 하나로 만들어지는 것을 특징으로 하는 플립칩 패키지 기판 제조방법.
  8. 제 5 항에 있어서,
    상기 복수의 도전성 패드의 표면상에 Ni와 Au의 합금(an alloy of Ni and Au), OSP, ENIG, Ni, Pd 및 Au의 합금(an alloy of Ni, Pd and Au), Sn, 솔더, 무연 솔더, Ag, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 어느 하나로 만들어진 표면 마감층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플립칩 패키지 기판 제조방법.
  9. 제 5 항에 있어서,
    상기 절연 보호층은 솔더 마스크 및 유전체층 중 하나이고,
    상기 개구의 크기는 상기 도전성 패드의 크기보다 크거나 같은 것을 특징으로 하는 플립칩 패키지 기판 제조방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0703172D0 (en) 2007-02-19 2007-03-28 Pa Knowledge Ltd Printed circuit boards
TWI404182B (zh) * 2009-04-24 2013-08-01 Unimicron Technology Corp 封裝基板及其製法暨封裝結構
KR101027422B1 (ko) * 2009-06-08 2011-04-11 주식회사 이그잭스 엘이디 어레이 기판
US10159154B2 (en) 2010-06-03 2018-12-18 Hsio Technologies, Llc Fusion bonded liquid crystal polymer circuit structure
GB2485419B (en) * 2010-11-15 2015-02-25 Semblant Ltd Method for reducing creep corrosion
US20130249076A1 (en) 2012-03-20 2013-09-26 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Duplex Plated Bump-On-Lead Pad Over Substrate for Finer Pitch Between Adjacent Traces
KR101523840B1 (ko) * 2012-08-30 2015-05-28 이비덴 가부시키가이샤 프린트 배선판 및 프린트 배선판의 제조 방법
US10667410B2 (en) 2013-07-11 2020-05-26 Hsio Technologies, Llc Method of making a fusion bonded circuit structure
US10506722B2 (en) 2013-07-11 2019-12-10 Hsio Technologies, Llc Fusion bonded liquid crystal polymer electrical circuit structure
CN103731997A (zh) * 2013-12-24 2014-04-16 广州兴森快捷电路科技有限公司 包含阶梯铜厚图形的pcb线路板及其制备方法
KR101596280B1 (ko) * 2014-01-29 2016-03-07 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 이의 제조 방법
CN103987202A (zh) * 2014-05-20 2014-08-13 深圳市景旺电子股份有限公司 一种用于控制局部铜厚的pcb板制作方法及pcb板
EP3076772A3 (en) * 2015-03-30 2016-10-19 HSIO Technologies, LLC Fusion bonded liquid crystal polymer electrical circuit structure
KR102480712B1 (ko) * 2015-04-03 2022-12-23 엘지이노텍 주식회사 인쇄회로기판
CN105744735A (zh) * 2016-04-26 2016-07-06 广东欧珀移动通信有限公司 一种电子设备、印刷电路板及其制备方法
TWI576033B (zh) * 2016-05-06 2017-03-21 旭德科技股份有限公司 線路基板及其製作方法
KR102373440B1 (ko) * 2017-03-17 2022-03-14 삼성디스플레이 주식회사 디스플레이 패널 및 이를 구비하는 디스플레이 장치
CN110610932A (zh) * 2019-08-27 2019-12-24 华东光电集成器件研究所 一种防止厚膜集成电路导电带断裂的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005064498A (ja) * 2003-08-13 2005-03-10 Phoenix Precision Technology Corp 電気接続パッド金属保護層を備える半導体パッケージ基板構造及びその製法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4104111A (en) * 1977-08-03 1978-08-01 Mack Robert L Process for manufacturing printed circuit boards
US4804615A (en) * 1985-08-08 1989-02-14 Macdermid, Incorporated Method for manufacture of printed circuit boards
JPH02310941A (ja) * 1989-05-26 1990-12-26 Mitsui Mining & Smelting Co Ltd バンプを有するプリント回路基板およびバンプの形成方法
JP2000022027A (ja) * 1998-06-29 2000-01-21 Sony Corp 半導体装置、その製造方法およびパッケージ用基板
JP2001068836A (ja) * 1999-08-27 2001-03-16 Mitsubishi Electric Corp プリント配線基板及び半導体モジュール並びに半導体モジュールの製造方法
JP2002026515A (ja) * 2000-07-07 2002-01-25 Toshiba Corp プリント配線板およびその製造方法
KR100396787B1 (ko) * 2001-11-13 2003-09-02 엘지전자 주식회사 반도체 패키지용 인쇄회로기판의 와이어 본딩패드 형성방법
TW543923U (en) * 2002-10-25 2003-07-21 Via Tech Inc Structure of chip package
JP2006253315A (ja) * 2005-03-09 2006-09-21 Matsushita Electric Ind Co Ltd 半導体装置
TWI302426B (en) * 2005-04-28 2008-10-21 Phoenix Prec Technology Corp Conducting bump structure of circuit board and method for fabricating the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005064498A (ja) * 2003-08-13 2005-03-10 Phoenix Precision Technology Corp 電気接続パッド金属保護層を備える半導体パッケージ基板構造及びその製法

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Publication number Publication date
KR20090030192A (ko) 2009-03-24
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