JP2001068836A - プリント配線基板及び半導体モジュール並びに半導体モジュールの製造方法 - Google Patents
プリント配線基板及び半導体モジュール並びに半導体モジュールの製造方法Info
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Abstract
(57)【要約】
【課題】 不良半田の検査が容易で高密度実装が可能な
プリント配線基板及び半導体モジュール並びにその製造
方法を提供する。 【解決手段】 この発明に係るプリント配線基板は、回
路路基板1と、この回路基板1の表面上に形成される配
線パターン3と、回路基板の表面上に形成され、配線パ
ターンに接続するランド2と、回路基板の表面上を被う
レジスト6とを備え、このレジスト6にはランド2とこ
のランド2に接続する側の配線パターン3の端部とが露
出する開口部7が設けられているようにしたものであ
る。
プリント配線基板及び半導体モジュール並びにその製造
方法を提供する。 【解決手段】 この発明に係るプリント配線基板は、回
路路基板1と、この回路基板1の表面上に形成される配
線パターン3と、回路基板の表面上に形成され、配線パ
ターンに接続するランド2と、回路基板の表面上を被う
レジスト6とを備え、このレジスト6にはランド2とこ
のランド2に接続する側の配線パターン3の端部とが露
出する開口部7が設けられているようにしたものであ
る。
Description
【0001】
【発明の属する技術分野】この発明は、半導体集積回路
(IC)を実装するためのプリント配線基板、及び半導
体集積回路を実装した半導体モジュール並びにその半導
体モジュールの製造方法に関するものである。
(IC)を実装するためのプリント配線基板、及び半導
体集積回路を実装した半導体モジュール並びにその半導
体モジュールの製造方法に関するものである。
【0002】
【従来の技術】従来、BGA(Ball Grid Array)やCSP(Chip
Scale Package)等、半田ボールを備えた多ピンのIC
を回路基板に実装する場合、エポキシ樹脂等の基材で構
成される回路基板上にランドを設けておき、このランド
に上記の半田ボールを一対一に対応させて接続してい
る。ここで、ランドとは、半田ボールの形状に合わせて
回路基板上に設けられた円形の銅箔パターン等である。
Scale Package)等、半田ボールを備えた多ピンのIC
を回路基板に実装する場合、エポキシ樹脂等の基材で構
成される回路基板上にランドを設けておき、このランド
に上記の半田ボールを一対一に対応させて接続してい
る。ここで、ランドとは、半田ボールの形状に合わせて
回路基板上に設けられた円形の銅箔パターン等である。
【0003】図10は従来の回路基板上に半田ボールを
備えたICを実装した場合の半導体モジュールを示す断
面図である。図10において、1は回路基板であり、そ
の表面上には配線パターン3と、この配線パターン3に
接続するランド2が形成されている。このランド2は、
IC4にアレイ状に設けられた半田ボールの形状や数に
対応して、回路基板1上にアレイ状に設けられている。
備えたICを実装した場合の半導体モジュールを示す断
面図である。図10において、1は回路基板であり、そ
の表面上には配線パターン3と、この配線パターン3に
接続するランド2が形成されている。このランド2は、
IC4にアレイ状に設けられた半田ボールの形状や数に
対応して、回路基板1上にアレイ状に設けられている。
【0004】また、6は基板を保護するためのレジスト
であり、ランド2が露出するようにランド2に一致して
開口が設けられている。5aは半田ボールを溶融してラ
ンド2上に融着して形成した良品半田であり、IC4と
ランド2とを適正に接合している。一方、5bは不良半
田であり、その先端部が完全に溶融しておらず、ランド
2とは十分に接合していない。
であり、ランド2が露出するようにランド2に一致して
開口が設けられている。5aは半田ボールを溶融してラ
ンド2上に融着して形成した良品半田であり、IC4と
ランド2とを適正に接合している。一方、5bは不良半
田であり、その先端部が完全に溶融しておらず、ランド
2とは十分に接合していない。
【0005】図10から分かるように、正常な半田5a
では、ランド2の表面全体を覆うように半田5aが形成
されている。しかし、不良半田5bでは、半田が完全に
溶融しておらず、ランド2との接合面において隙間が生
じている。
では、ランド2の表面全体を覆うように半田5aが形成
されている。しかし、不良半田5bでは、半田が完全に
溶融しておらず、ランド2との接合面において隙間が生
じている。
【0006】このような不良半田5bの存在は、いわゆ
オープン不良等を生じ、半導体モジュールとしての信頼
性を損なうこととなる。そのため、上記のような半田付
け工程の後、半田付けの良否を判定する検査を行う必要
がある。しかし、IC4と回路基板1との間には、多数
の半田5aが存在するため、断面方向からの目視による
検査は困難である。そこで、従来はX線検査装置を用い
て、ICの上面方向からX線による透視を行うことによ
り、半田付けのの良否を判断する方法が考えられてい
た。
オープン不良等を生じ、半導体モジュールとしての信頼
性を損なうこととなる。そのため、上記のような半田付
け工程の後、半田付けの良否を判定する検査を行う必要
がある。しかし、IC4と回路基板1との間には、多数
の半田5aが存在するため、断面方向からの目視による
検査は困難である。そこで、従来はX線検査装置を用い
て、ICの上面方向からX線による透視を行うことによ
り、半田付けのの良否を判断する方法が考えられてい
た。
【0007】図11は、このような半導体モジュール
を、上面方向から軟X線を用いて観察したX線透視図で
ある。X線透視図によれば、半田部分のX線透過率は他
の部分に比べて低いため、半田部分は図11においてハ
ッチングを付した部分のように見え、他の部分より濃く
見える。このため、融けた半田がどのような形状にある
かが観察でき、良品半田と不良半田との判別が容易にで
きることが期待される。
を、上面方向から軟X線を用いて観察したX線透視図で
ある。X線透視図によれば、半田部分のX線透過率は他
の部分に比べて低いため、半田部分は図11においてハ
ッチングを付した部分のように見え、他の部分より濃く
見える。このため、融けた半田がどのような形状にある
かが観察でき、良品半田と不良半田との判別が容易にで
きることが期待される。
【0008】しかし、半田ボールの直径と回路基板1上
のランド2の直径とがほぼ等しいと、上面からのX線透
視によっても、図11に示すように良品半田5aと不良
半田5bとがほぼ同一形状に見え、両者の区別がつかな
い。そこで、従来は、特開平9−51017号公報や特
開平11−4067号公報に開示されているように、ラ
ンドの直径を半田ボールの直径より大きくしたり、さら
にランドの形状を半田ボールの断面形状と異なるものと
することにより、正常に溶融した半田と不良半田との判
別ができるような方策を講じていた。
のランド2の直径とがほぼ等しいと、上面からのX線透
視によっても、図11に示すように良品半田5aと不良
半田5bとがほぼ同一形状に見え、両者の区別がつかな
い。そこで、従来は、特開平9−51017号公報や特
開平11−4067号公報に開示されているように、ラ
ンドの直径を半田ボールの直径より大きくしたり、さら
にランドの形状を半田ボールの断面形状と異なるものと
することにより、正常に溶融した半田と不良半田との判
別ができるような方策を講じていた。
【0009】このような方策によれば、半田が完全に溶
融すればランド全体に広がり、半田ボールとは異なる大
きさ乃至形状のパターンとしてX線透視により認識でき
るため、ランド全体に広がらない不良半田とは容易に判
別をつけることが可能になる。
融すればランド全体に広がり、半田ボールとは異なる大
きさ乃至形状のパターンとしてX線透視により認識でき
るため、ランド全体に広がらない不良半田とは容易に判
別をつけることが可能になる。
【0010】しかし、このような方策を講じた場合、回
路基板上のランドの面積を大きくとる必要が生じるた
め、同じく回路基板上に設けられる配線パターンの設計
の自由度を制限することになる。また、ランドが大きく
なると、ICチップの微細化や多ピン化に伴う半田ボー
ルの間隔の狭隘化に対応できず、高密度実装の妨げにな
るなどの新たな問題点が生じることになる。
路基板上のランドの面積を大きくとる必要が生じるた
め、同じく回路基板上に設けられる配線パターンの設計
の自由度を制限することになる。また、ランドが大きく
なると、ICチップの微細化や多ピン化に伴う半田ボー
ルの間隔の狭隘化に対応できず、高密度実装の妨げにな
るなどの新たな問題点が生じることになる。
【0011】
【発明が解決しようとする課題】この発明は、上記のよ
うな問題点を解決するためになされたものであり、ラン
ドの面積が半田ボールとほぼ等しい場合であっても、B
GAやCSP等の半田ボールを備えたICを実装する際
の不良半田の検査が容易で、高密度実装が可能なプリン
ト配線基板を提供することを目的としている。
うな問題点を解決するためになされたものであり、ラン
ドの面積が半田ボールとほぼ等しい場合であっても、B
GAやCSP等の半田ボールを備えたICを実装する際
の不良半田の検査が容易で、高密度実装が可能なプリン
ト配線基板を提供することを目的としている。
【0012】また、この発明は、回路基板にBGAやC
SP等の半田ボールを備えたICを実装する際の、不良
半田の検査が容易で、信頼性が高くかつ高密度実装が可
能な半導体モジュールを提供することを目的としてい
る。
SP等の半田ボールを備えたICを実装する際の、不良
半田の検査が容易で、信頼性が高くかつ高密度実装が可
能な半導体モジュールを提供することを目的としてい
る。
【0013】さらに、この発明は、回路基板にBGAや
CSP等の半田ボールを備えたICを実装する際の、不
良半田の検査が容易で、信頼性が高くかつ高密度実装が
可能な半導体モジュールの製造方法を提供することを目
的としている。
CSP等の半田ボールを備えたICを実装する際の、不
良半田の検査が容易で、信頼性が高くかつ高密度実装が
可能な半導体モジュールの製造方法を提供することを目
的としている。
【0014】
【課題を解決するための手段】この発明に係るプリント
配線基板は、回路路基板と、この回路基板の表面上に形
成される配線パターンと、回路基板の表面上に形成さ
れ、配線パターンに接続するランドと、回路基板の表面
上を被うレジストとを備え、このレジストにはランドと
このランドに接続する側の配線パターンの端部とが露出
する開口部が設けられているようにしたものである。
配線基板は、回路路基板と、この回路基板の表面上に形
成される配線パターンと、回路基板の表面上に形成さ
れ、配線パターンに接続するランドと、回路基板の表面
上を被うレジストとを備え、このレジストにはランドと
このランドに接続する側の配線パターンの端部とが露出
する開口部が設けられているようにしたものである。
【0015】また、この発明に係るプリント配線基板
は、上記の構成に加え、配線パターンのランドに接続す
る側の端部の形状をランドに向かって開く扇形にしたも
のである。
は、上記の構成に加え、配線パターンのランドに接続す
る側の端部の形状をランドに向かって開く扇形にしたも
のである。
【0016】この発明に係る半導体モジュールは、回路
基板と、この回路基板の表面上に形成される配線パター
ンと、回路基板の表面上に形成され、配線パターンに接
続するランドと、半導体集積回路と、この半導体集積回
路を回路基板上に実装する半田とを備え、この半田がラ
ンド及びこのランドに接続する側の配線パターンの端部
に融着して形成されるようにしたものである。
基板と、この回路基板の表面上に形成される配線パター
ンと、回路基板の表面上に形成され、配線パターンに接
続するランドと、半導体集積回路と、この半導体集積回
路を回路基板上に実装する半田とを備え、この半田がラ
ンド及びこのランドに接続する側の配線パターンの端部
に融着して形成されるようにしたものである。
【0017】また、この発明に係る半導体モジュール
は、回路基板と、この回路基板の表面上に形成される配
線パターンと、回路基板の表面上に形成され、配線パタ
ーンに接続するランドと、回路基板の表面上を被うレジ
ストと、半導体集積回路と、この半導体集積回路を回路
基板上に実装する半田とを備え、レジストはランドとこ
のランドに接続する側の配線パターンの端部とが露出す
る開口部を有しており、上記の半田がランド及び配線パ
ターンの端部に融着して形成されるようにしたものであ
る。
は、回路基板と、この回路基板の表面上に形成される配
線パターンと、回路基板の表面上に形成され、配線パタ
ーンに接続するランドと、回路基板の表面上を被うレジ
ストと、半導体集積回路と、この半導体集積回路を回路
基板上に実装する半田とを備え、レジストはランドとこ
のランドに接続する側の配線パターンの端部とが露出す
る開口部を有しており、上記の半田がランド及び配線パ
ターンの端部に融着して形成されるようにしたものであ
る。
【0018】さらに、上記の各半導体モジュールにおい
て、配線パターンのランドに接続する側の端部の形状を
このランドに向かって開く扇形にしたものである。
て、配線パターンのランドに接続する側の端部の形状を
このランドに向かって開く扇形にしたものである。
【0019】また、この発明に係る半導体モジュールの
製造方法は、配線パターン並びにこの配線パターンに接
続するランドが形成された回路基板上にレジストを形成
する工程と、このレジストにランド及びこのランドに接
続する側の配線パターンの端部が露出する開口部を設け
る工程と、半導体集積回路の半田ボールをランドに当接
する工程と、この半田ボールを加熱してランド及び配線
パターンの端部に半田を融着する工程と、X線透視によ
り融着した半田の形状を検査する工程とを含むものであ
る。
製造方法は、配線パターン並びにこの配線パターンに接
続するランドが形成された回路基板上にレジストを形成
する工程と、このレジストにランド及びこのランドに接
続する側の配線パターンの端部が露出する開口部を設け
る工程と、半導体集積回路の半田ボールをランドに当接
する工程と、この半田ボールを加熱してランド及び配線
パターンの端部に半田を融着する工程と、X線透視によ
り融着した半田の形状を検査する工程とを含むものであ
る。
【0020】また、この発明に係る半導体モジュールの
製造方法は、半田を融着する工程の後に、さらにレジス
トを除去する工程を含むようにしたものである。
製造方法は、半田を融着する工程の後に、さらにレジス
トを除去する工程を含むようにしたものである。
【0021】
【発明の実施の形態】実施の形態1 図1はこの発明の実施の形態1によるプリント配線基板
の平面図を示すものである。図1において1はエポキシ
樹脂等で構成された回路基板であり、その表面上には配
線パターン3と、この配線パターン3に接続するランド
2が形成されている。このランド2は、 BGA等のI
C(半導体集積回路)にアレイ状に設けられた半田ボー
ルの形状や数に対応して、回路基板1上にアレイ状に設
けられている。また、6は回路基板1等を保護するた
め、回路基板1のほぼ全面にわたって形成されたレジス
トである。ただし、レジスト6には、ランド2及び配線
パターン3の端部が露出するように、ランド2の面積よ
り大きく開口する開口部7が設けられている。
の平面図を示すものである。図1において1はエポキシ
樹脂等で構成された回路基板であり、その表面上には配
線パターン3と、この配線パターン3に接続するランド
2が形成されている。このランド2は、 BGA等のI
C(半導体集積回路)にアレイ状に設けられた半田ボー
ルの形状や数に対応して、回路基板1上にアレイ状に設
けられている。また、6は回路基板1等を保護するた
め、回路基板1のほぼ全面にわたって形成されたレジス
トである。ただし、レジスト6には、ランド2及び配線
パターン3の端部が露出するように、ランド2の面積よ
り大きく開口する開口部7が設けられている。
【0022】次に、このようにして構成されたプリント
配線基板を用いてBGA等の半田ボールを備えたICを
実装した半導体モジュールの製造工程並びに検査工程を
図に基づいて説明する。ここで、図2乃至図5はこの発
明にかかる半導体モジュールの製造工程を示す断面図で
あり、図6はその半導体モジュールの上面方向からのX
線透視図を示すものである。また、図2は上記の図1に
示したプリント配線基板の断面図を示すものであり、図
1中のX−‘X線断面に相当する。
配線基板を用いてBGA等の半田ボールを備えたICを
実装した半導体モジュールの製造工程並びに検査工程を
図に基づいて説明する。ここで、図2乃至図5はこの発
明にかかる半導体モジュールの製造工程を示す断面図で
あり、図6はその半導体モジュールの上面方向からのX
線透視図を示すものである。また、図2は上記の図1に
示したプリント配線基板の断面図を示すものであり、図
1中のX−‘X線断面に相当する。
【0023】まず図1及び図2で説明したようなプリン
ト配線基板を用意する。次いで、図3に示すようにこの
プリント配線基板の回路基板1上のランド2の表面に、
このランド2の平面形状に一致させて半田ペースト10
を印刷等により形成する。
ト配線基板を用意する。次いで、図3に示すようにこの
プリント配線基板の回路基板1上のランド2の表面に、
このランド2の平面形状に一致させて半田ペースト10
を印刷等により形成する。
【0024】次いで、図4に示すようにIC4の半田ボ
ール5を、上記のランド2に正確に位置合わせして当接
する。ここで、プリント配線基板のランド2はIC4の
半田ボールの位置及び形状にほぼ一致するように形成さ
れている。また、半田ボール5の直径とランド2の直径
はほぼ等しいものとなっている。
ール5を、上記のランド2に正確に位置合わせして当接
する。ここで、プリント配線基板のランド2はIC4の
半田ボールの位置及び形状にほぼ一致するように形成さ
れている。また、半田ボール5の直径とランド2の直径
はほぼ等しいものとなっている。
【0025】次いで、上記のプリント配線基板及びIC
4をリフロー炉に入れて、高温で半田ペースト10及び
半田ボール5を加熱溶融し、溶融した半田によってプリ
ント配線基板とIC4とを接合し、図5に示すように半
導体モジュールを形成する。
4をリフロー炉に入れて、高温で半田ペースト10及び
半田ボール5を加熱溶融し、溶融した半田によってプリ
ント配線基板とIC4とを接合し、図5に示すように半
導体モジュールを形成する。
【0026】ここで、図5において5aは半田ボール5
が完全に溶融してランド2とIC4とを十分に接合して
いる正常な半田、すなわち良品半田である。一方、5b
は半田ボール5の溶融が不完全でランド2とIC4との
接合が不十分な不良半田である。
が完全に溶融してランド2とIC4とを十分に接合して
いる正常な半田、すなわち良品半田である。一方、5b
は半田ボール5の溶融が不完全でランド2とIC4との
接合が不十分な不良半田である。
【0027】図5から分かるように、良品半田5aで
は、半田がランド2の表面全体を覆うとともに、配線パ
ターン3のレジスト6から露出した部分、すなわちレジ
ストの開口部7の内部にある配線パターン3の端部の表
面上にも半田が形成されている。これは、以下の理由に
よる。配線パターン3は、ランド2と同様金属材料で形
成されているため、溶融した半田に対する親和性が高
い。このため、十分に溶融した半田はランド2のみなら
ず、さらに配線パターン3の上にも拡がって行くことに
なる。
は、半田がランド2の表面全体を覆うとともに、配線パ
ターン3のレジスト6から露出した部分、すなわちレジ
ストの開口部7の内部にある配線パターン3の端部の表
面上にも半田が形成されている。これは、以下の理由に
よる。配線パターン3は、ランド2と同様金属材料で形
成されているため、溶融した半田に対する親和性が高
い。このため、十分に溶融した半田はランド2のみなら
ず、さらに配線パターン3の上にも拡がって行くことに
なる。
【0028】一方、配線パターン3が形成されていない
回路基板1の表面やレジスト6の表面は、半田に対して
撥性があり、溶融した半田が付着しない。このため、配
線パターン3上に延在してきた溶融半田はレジスト6の
開口部7の縁部で堰き止められ、結局良品半田5aはラ
ンド2及び露出した配線パターン3の端部の上に形成さ
れる。
回路基板1の表面やレジスト6の表面は、半田に対して
撥性があり、溶融した半田が付着しない。このため、配
線パターン3上に延在してきた溶融半田はレジスト6の
開口部7の縁部で堰き止められ、結局良品半田5aはラ
ンド2及び露出した配線パターン3の端部の上に形成さ
れる。
【0029】これに対し、不良半田5bでは、半田ボー
ル5が完全に溶融しておらず、ランド2との接合面にお
いて隙間が生じている。このため、溶融半田はランド2
の表面の一部にのみ存在し、配線パターン3のレジスト
6から露出した部分、すなわちランド2に接続する側の
配線パターン3の端部にまで到達しえない。
ル5が完全に溶融しておらず、ランド2との接合面にお
いて隙間が生じている。このため、溶融半田はランド2
の表面の一部にのみ存在し、配線パターン3のレジスト
6から露出した部分、すなわちランド2に接続する側の
配線パターン3の端部にまで到達しえない。
【0030】次に、検査工程について説明する。上記工
程で形成された半導体モジュールを上面から、軟X線を
照射することにより透視し、半田の良品・不良品の別を
判定する。図6は、このような状態の半導体モジュール
の上面方向からのX線透視図である。図6から分かるよ
うに、良品半田5aは配線パターン3のランド2に接続
する側の端部にまで半田が形成されているため、X線透
視によりその形状が容易に確認できる。一方、不良半田
5bでは配線パターン3のランド2に接続する側の端部
にまで半田が達していないため、そのX線透視図では半
田ボールの直径断面ないしランドの平面形状と同一の形
状に見える。よって、X線透視によれば、両者は容易に
判別ができることになる。
程で形成された半導体モジュールを上面から、軟X線を
照射することにより透視し、半田の良品・不良品の別を
判定する。図6は、このような状態の半導体モジュール
の上面方向からのX線透視図である。図6から分かるよ
うに、良品半田5aは配線パターン3のランド2に接続
する側の端部にまで半田が形成されているため、X線透
視によりその形状が容易に確認できる。一方、不良半田
5bでは配線パターン3のランド2に接続する側の端部
にまで半田が達していないため、そのX線透視図では半
田ボールの直径断面ないしランドの平面形状と同一の形
状に見える。よって、X線透視によれば、両者は容易に
判別ができることになる。
【0031】以上説明したように、本発明の実施の形態
1によるプリント配線基板を用いて、半導体モジュール
を製造することにより、半田の良否が容易に判別でき、
信頼性の高い半導体モジュールが得られる。また、上記
のプリント配線基板は、ランドの大きさを半田ボールの
半径と同程度の大きさにできるので、ランドが回路基板
上に余分なスペースを必要とすることもない。よって、
配線パターンの設計の自由度を阻害することもなく、ま
たICを高密度に実装できる半導体モジュールを提供で
きる。
1によるプリント配線基板を用いて、半導体モジュール
を製造することにより、半田の良否が容易に判別でき、
信頼性の高い半導体モジュールが得られる。また、上記
のプリント配線基板は、ランドの大きさを半田ボールの
半径と同程度の大きさにできるので、ランドが回路基板
上に余分なスペースを必要とすることもない。よって、
配線パターンの設計の自由度を阻害することもなく、ま
たICを高密度に実装できる半導体モジュールを提供で
きる。
【0032】さらに、上記のプリント配線基板では、ラ
ンドの形状を半田ボールの断面形状に一致した円形とす
れば足りる。従って、従来と同様のマスクパターンが使
用でき、またマスクパターン合わせ工程も容易になる。
ンドの形状を半田ボールの断面形状に一致した円形とす
れば足りる。従って、従来と同様のマスクパターンが使
用でき、またマスクパターン合わせ工程も容易になる。
【0033】実施の形態2 上記実施の形態1では、配線パターン3の回路基板1上
のレジスト6の開口部7内部に露出する部分、すなわち
ランド2に接続する側の配線パターン3の端部は配線パ
ターン3の他の部分の延長であり、その平面の形状とし
て、配線パターン3のその他の部分と同様の矩形状であ
り、かつ同じ幅としている。しかし、この実施の形態2
では、配線パターン3のこのランド2に接続する側の端
部の平面形状を、矩形とは別異の形状にしたものであ
る。
のレジスト6の開口部7内部に露出する部分、すなわち
ランド2に接続する側の配線パターン3の端部は配線パ
ターン3の他の部分の延長であり、その平面の形状とし
て、配線パターン3のその他の部分と同様の矩形状であ
り、かつ同じ幅としている。しかし、この実施の形態2
では、配線パターン3のこのランド2に接続する側の端
部の平面形状を、矩形とは別異の形状にしたものであ
る。
【0034】図7は、この発明の実施の形態2にかかる
回路基板の平面図を示すものである。図7において、3
aは配線パターン3の端部であり、レジスト6の開口部
7の内部に露出する部分である。その他の部分は、実施
の形態1で説明したものと同一であるので説明を省略す
る。
回路基板の平面図を示すものである。図7において、3
aは配線パターン3の端部であり、レジスト6の開口部
7の内部に露出する部分である。その他の部分は、実施
の形態1で説明したものと同一であるので説明を省略す
る。
【0035】図7において、レジスト6から露出する、
ランド2に接続する側の配線パターン3の端部3aは、
ランド2に接する部分に向かって開く扇形状となってい
る。ランド2に接続する側の配線パターン3の端部3a
をこのような形状とすることにより、半田ボールが溶融
して、半田がランド2から配線パターン3の方向に流動
する際の抵抗が減少する。このため、半田が正常に溶融
した場合の良品半田では、よりスムーズに配線パターン
のランド2に接続する側の端部3aの上に半田が乗り、
図8に示すような所望のX線透視パターンが得られるの
で、半田の良否の判定が容易になる。
ランド2に接続する側の配線パターン3の端部3aは、
ランド2に接する部分に向かって開く扇形状となってい
る。ランド2に接続する側の配線パターン3の端部3a
をこのような形状とすることにより、半田ボールが溶融
して、半田がランド2から配線パターン3の方向に流動
する際の抵抗が減少する。このため、半田が正常に溶融
した場合の良品半田では、よりスムーズに配線パターン
のランド2に接続する側の端部3aの上に半田が乗り、
図8に示すような所望のX線透視パターンが得られるの
で、半田の良否の判定が容易になる。
【0036】さらに、このランド2に接続する側の配線
パターン3の端部3aを扇形状とすることにより、上記
端部以外の配線パターン3の幅を細く形成しつつ、一方
で配線パターン3のランド2に接続する側の端部3aの
幅を太く形成できる。このため、X線透視検査時の視認
性を損なうことなく、回路基板上の配線パターンの必要
スペースを減少させることができ、より高密度実装が可
能な半導体モジュールを提供できる。
パターン3の端部3aを扇形状とすることにより、上記
端部以外の配線パターン3の幅を細く形成しつつ、一方
で配線パターン3のランド2に接続する側の端部3aの
幅を太く形成できる。このため、X線透視検査時の視認
性を損なうことなく、回路基板上の配線パターンの必要
スペースを減少させることができ、より高密度実装が可
能な半導体モジュールを提供できる。
【0037】実施の形態3 上記発明の実施の形態1で説明した半導体モジュールで
は、リフロー工程を経てIC4を回路基板1上に実装し
た後もレジスト6を存置していた。しかし、この実施の
形態3では、半導体モジュールとしてレジスト6を要し
ない場合について説明する。図9はこの実施の形態3に
係る半導体モジュールの断面図を示すものである。
は、リフロー工程を経てIC4を回路基板1上に実装し
た後もレジスト6を存置していた。しかし、この実施の
形態3では、半導体モジュールとしてレジスト6を要し
ない場合について説明する。図9はこの実施の形態3に
係る半導体モジュールの断面図を示すものである。
【0038】図9に示す半導体モジュールが、実施の形
態1の図5で説明した半導体モジュールと相違する点
は、図5におけるレジスト6が除去されている点であ
る。このような、半導体モジュールは、例えば、実施の
形態1で説明したリフロー工程の後に、有機溶剤等に半
導体モジュールを浸す工程を付加するなどして、レジス
ト6を除去することにより形成できる。
態1の図5で説明した半導体モジュールと相違する点
は、図5におけるレジスト6が除去されている点であ
る。このような、半導体モジュールは、例えば、実施の
形態1で説明したリフロー工程の後に、有機溶剤等に半
導体モジュールを浸す工程を付加するなどして、レジス
ト6を除去することにより形成できる。
【0039】このような半導体モジュールによれば、実
施の形態1で説明したのと同様に、半田の良否の検査が
容易で、信頼性の高い半導体モジュールが簡単な製造工
程で得られることになる。
施の形態1で説明したのと同様に、半田の良否の検査が
容易で、信頼性の高い半導体モジュールが簡単な製造工
程で得られることになる。
【0040】なお、上記の各実施の形態では、回路基板
1上に形成したレジスト6の開口部7の縁の形状が円形
である場合について説明したが、他の形状、例えば四角
形や長方形などの場合に本発明を適用してもよい。ま
た、ランド2の形状として円形の場合について説明した
が、他の形状、例えば四角形や円形に突起を有する形状
のランドを用いてもよい。さらに、ランド2と配線パタ
ーン3とは同一の材料で形成されたものでもよく、また
別異の材料で形成されていてもよい。また、ランド2と
配線パターン3の断面方向の厚さは異なるものであって
も良く、また同一であってもよい。また、基板を保護す
るためのレジスト6にかえて、半田に対してマスクとな
る他の素材、例えばテフロン樹脂等を用いても良い。
1上に形成したレジスト6の開口部7の縁の形状が円形
である場合について説明したが、他の形状、例えば四角
形や長方形などの場合に本発明を適用してもよい。ま
た、ランド2の形状として円形の場合について説明した
が、他の形状、例えば四角形や円形に突起を有する形状
のランドを用いてもよい。さらに、ランド2と配線パタ
ーン3とは同一の材料で形成されたものでもよく、また
別異の材料で形成されていてもよい。また、ランド2と
配線パターン3の断面方向の厚さは異なるものであって
も良く、また同一であってもよい。また、基板を保護す
るためのレジスト6にかえて、半田に対してマスクとな
る他の素材、例えばテフロン樹脂等を用いても良い。
【0041】
【発明の効果】以上説明したように、この発明に係るプ
リント配線基板によれば、半田良否の検査が容易で、B
GA等のICを高密度に実装することが可能になる。ま
た、この発明に係る半導体モジュールによれば信頼性が
高く、高密度実装が可能な半導体モジュールが得られる
効果がある。さらに、この発明に係る半導体モジュール
の製造方法によれば、簡単な工程で信頼性の高い半導体
モジュールの製造が可能になる効果がある。
リント配線基板によれば、半田良否の検査が容易で、B
GA等のICを高密度に実装することが可能になる。ま
た、この発明に係る半導体モジュールによれば信頼性が
高く、高密度実装が可能な半導体モジュールが得られる
効果がある。さらに、この発明に係る半導体モジュール
の製造方法によれば、簡単な工程で信頼性の高い半導体
モジュールの製造が可能になる効果がある。
【図1】 この発明の実施の形態1に係るプリント配線
基板を示す平面図。
基板を示す平面図。
【図2】 この発明の実施の形態1に係る半導体モジュ
ールの製造方法を示す断面図。
ールの製造方法を示す断面図。
【図3】 この発明の実施の形態1に係る半導体モジュ
ールの製造方法を示す断面図。
ールの製造方法を示す断面図。
【図4】 この発明の実施の形態1に係る半導体モジュ
ールの製造方法を示す断面図。
ールの製造方法を示す断面図。
【図5】 この発明の実施の形態1に係る半導体モジュ
ールの製造方法を示す断面図。
ールの製造方法を示す断面図。
【図6】 この発明の実施の形態1に係る半導体モジュ
ールの製造方法を示す平面透視図。
ールの製造方法を示す平面透視図。
【図7】 この発明の実施の形態2に係るプリント配線
基板を示す平面図。
基板を示す平面図。
【図8】 この発明の実施の形態2に係る半導体モジュ
ールの製造方法を示す平面透視図。
ールの製造方法を示す平面透視図。
【図9】 この発明の実施の形態3に係る半導体モジュ
ールを示す断面図。
ールを示す断面図。
【図10】 従来の半導体モジュールを示す断面図。
【図11】 従来の半導体モジュールの製造方法を示す
平面透視図。
平面透視図。
1 回路基板 2 ランド 3 配線パターン 3a 配線パターンの端部 4 半導体集積回路 5 半田ボール 5a 半田 6 レジスト 7 レジストの開口部
Claims (7)
- 【請求項1】 回路基板と、この回路基板の表面上に形
成される配線パターンと、前記回路基板の表面上に形成
され、前記配線パターンに接続するランドと、前記回路
基板の表面上を被うレジストとを備えたプリント配線基
板であって、前記レジストには前記ランドとこのランド
に接続する側の前記配線パターンの端部とが露出する開
口部が設けられていることを特徴とするプリント配線基
板。 - 【請求項2】 前記ランドに接続する側の前記配線パタ
ーンの端部の形状が前記ランドに向かって開く扇形をし
ていることを特徴とする請求項1記載のプリント配線基
板。 - 【請求項3】 回路基板と、この回路基板の表面上に形
成される配線パターンと、前記回路基板の表面上に形成
され、前記配線パターンに接続するランドと、半導体集
積回路と、この半導体集積回路を前記回路基板上に実装
する半田とを備えた半導体モジュールであって、前記半
田は前記ランド及びこのランドに接続する側の前記配線
パターンの端部に融着して形成されていることを特徴と
する半導体モジュール。 - 【請求項4】 回路基板と、この回路基板の表面上に形
成される配線パターンと、前記回路基板の表面上に形成
され、前記配線パターンに接続するランドと、前記回路
基板の表面上を被うレジストと、半導体集積回路と、こ
の半導体集積回路を前記回路基板上に実装する半田とを
備えた半導体モジュールであって、前記レジストは前記
ランドとこのランドに接続する側の前記配線パターンの
端部とが露出する開口部を有しており、前記半田は前記
ランド及び前期配線パターンの端部に融着して形成され
ていることを特徴とする半導体モジュール。 - 【請求項5】 前記ランドに接続する側の前記配線パタ
ーンの端部の形状が前記ランドに向かって開く扇形をし
ていることを特徴とする請求項3又は請求項4記載の半
導体モジュール。 - 【請求項6】 配線パターン並びにこの配線パターンに
接続するランドが形成された回路基板の表面をレジスト
で被う工程と、このレジストに前記ランド及びこのラン
ドに接続する側の前記配線パターンの端部が露出する開
口部を設ける工程と、半田ボールを備えた半導体集積回
路の前記半田ボールを前記ランドに当接する工程と、前
記半田ボールを加熱して前記ランド及び前記配線パター
ンの端部に半田を融着する工程と、X線透視により前記
の半田の形状を検査する工程とを含むことを特徴とする
半導体モジュールの製造方法。 - 【請求項7】 前記半田を融着する工程の後に、前期レ
ジストを除去する工程を含むことを特徴とする請求項6
記載の半導体モジュールの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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JP24169299A JP2001068836A (ja) | 1999-08-27 | 1999-08-27 | プリント配線基板及び半導体モジュール並びに半導体モジュールの製造方法 |
US09/504,712 US6441316B1 (en) | 1999-08-27 | 2000-02-16 | Printed-circuit board and a semiconductor module, and a manufacturing process of the semiconductor module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24169299A JP2001068836A (ja) | 1999-08-27 | 1999-08-27 | プリント配線基板及び半導体モジュール並びに半導体モジュールの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
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---|---|
US (1) | US6441316B1 (ja) |
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006276001A (ja) * | 2005-03-01 | 2006-10-12 | Denso Corp | X線検査装置及びx線検査方法 |
JP2006319391A (ja) * | 2005-05-10 | 2006-11-24 | Audio Technica Corp | コンデンサーマイクロホンおよびコンデンサーマイクロホンにおけるリード線の接続方法 |
KR100688850B1 (ko) * | 2002-10-11 | 2007-03-02 | 세이코 엡슨 가부시키가이샤 | 회로 기판, 범프 부착 반도체 소자의 실장 구조, 및 전기광학 장치, 및 전자 기기 |
JP2008288297A (ja) * | 2007-05-16 | 2008-11-27 | Spansion Llc | 半導体装置及びその製造方法 |
JP2008294014A (ja) * | 2007-05-22 | 2008-12-04 | Canon Inc | 半導体装置 |
JP2009170570A (ja) * | 2008-01-15 | 2009-07-30 | Elpida Memory Inc | 半導体装置の配線基板、半導体装置、電子装置およびマザーボード |
JP2009182236A (ja) * | 2008-01-31 | 2009-08-13 | Elpida Memory Inc | 半導体装置の配線基板、半導体装置、電子装置及びマザーボード |
WO2021261013A1 (ja) * | 2020-06-23 | 2021-12-30 | 日立Astemo株式会社 | 電子制御装置および電子制御装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2344550A (en) * | 1998-12-09 | 2000-06-14 | Ibm | Pad design for electronic package |
US6774474B1 (en) * | 1999-11-10 | 2004-08-10 | International Business Machines Corporation | Partially captured oriented interconnections for BGA packages and a method of forming the interconnections |
JP4903966B2 (ja) | 2000-03-10 | 2012-03-28 | スタッツ・チップパック・インコーポレイテッド | フリップチップ接合構造及びフリップチップ接合構造を形成する方法 |
US10388626B2 (en) * | 2000-03-10 | 2019-08-20 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming flipchip interconnect structure |
JP3613167B2 (ja) * | 2000-10-12 | 2005-01-26 | 株式会社村田製作所 | パッド電極の接続状態の検査方法 |
US6818545B2 (en) * | 2001-03-05 | 2004-11-16 | Megic Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
US8158508B2 (en) | 2001-03-05 | 2012-04-17 | Megica Corporation | Structure and manufacturing method of a chip scale package |
US20060163729A1 (en) * | 2001-04-18 | 2006-07-27 | Mou-Shiung Lin | Structure and manufacturing method of a chip scale package |
TWI245402B (en) * | 2002-01-07 | 2005-12-11 | Megic Corp | Rod soldering structure and manufacturing process thereof |
JP2003258147A (ja) * | 2002-02-28 | 2003-09-12 | Seiko Epson Corp | 配線基板及びその製造方法、電子部品並びに電子機器 |
JP4041949B2 (ja) * | 2002-03-25 | 2008-02-06 | ミネベア株式会社 | キーボードのアセンブリ構造体 |
US7253510B2 (en) | 2003-01-16 | 2007-08-07 | International Business Machines Corporation | Ball grid array package construction with raised solder ball pads |
JP4110391B2 (ja) * | 2003-01-16 | 2008-07-02 | セイコーエプソン株式会社 | 配線基板及びその製造方法、半導体装置及び電子モジュール並びに電子機器 |
TWI234258B (en) * | 2003-08-01 | 2005-06-11 | Advanced Semiconductor Eng | Substrate with reinforced structure of contact pad |
KR100541394B1 (ko) * | 2003-08-23 | 2006-01-10 | 삼성전자주식회사 | 비한정형 볼 그리드 어레이 패키지용 배선기판 및 그의제조 방법 |
US7098408B1 (en) * | 2003-10-14 | 2006-08-29 | Cisco Technology, Inc. | Techniques for mounting an area array package to a circuit board using an improved pad layout |
US8853001B2 (en) | 2003-11-08 | 2014-10-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming pad layout for flipchip semiconductor die |
WO2005048307A2 (en) * | 2003-11-08 | 2005-05-26 | Chippac, Inc. | Flip chip interconnection pad layout |
US20070105277A1 (en) | 2004-11-10 | 2007-05-10 | Stats Chippac Ltd. | Solder joint flip chip interconnection |
US8574959B2 (en) | 2003-11-10 | 2013-11-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming bump-on-lead interconnection |
TWI534915B (zh) | 2003-11-10 | 2016-05-21 | 恰巴克有限公司 | 引線上凸塊之倒裝晶片互連 |
US8129841B2 (en) | 2006-12-14 | 2012-03-06 | Stats Chippac, Ltd. | Solder joint flip chip interconnection |
USRE44500E1 (en) | 2003-11-10 | 2013-09-17 | Stats Chippac, Ltd. | Semiconductor device and method of forming composite bump-on-lead interconnection |
US8216930B2 (en) | 2006-12-14 | 2012-07-10 | Stats Chippac, Ltd. | Solder joint flip chip interconnection having relief structure |
US9029196B2 (en) | 2003-11-10 | 2015-05-12 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
US8026128B2 (en) | 2004-11-10 | 2011-09-27 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
US8076232B2 (en) * | 2008-04-03 | 2011-12-13 | Stats Chippac, Ltd. | Semiconductor device and method of forming composite bump-on-lead interconnection |
US7659633B2 (en) | 2004-11-10 | 2010-02-09 | Stats Chippac, Ltd. | Solder joint flip chip interconnection having relief structure |
US8350384B2 (en) * | 2009-11-24 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming electrical interconnect with stress relief void |
USRE47600E1 (en) | 2003-11-10 | 2019-09-10 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming electrical interconnect with stress relief void |
JP2008535225A (ja) * | 2005-03-25 | 2008-08-28 | スタッツ チップパック リミテッド | 基板上に狭い配線部分を有するフリップチップ配線 |
US8841779B2 (en) | 2005-03-25 | 2014-09-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate |
US20060255473A1 (en) | 2005-05-16 | 2006-11-16 | Stats Chippac Ltd. | Flip chip interconnect solder mask |
US9258904B2 (en) * | 2005-05-16 | 2016-02-09 | Stats Chippac, Ltd. | Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings |
JP2007116039A (ja) * | 2005-10-24 | 2007-05-10 | Alps Electric Co Ltd | 回路基板 |
TWI278081B (en) * | 2005-12-22 | 2007-04-01 | Siliconware Precision Industries Co Ltd | Electronic carrier board and package structure thereof |
TWI286830B (en) * | 2006-01-16 | 2007-09-11 | Siliconware Precision Industries Co Ltd | Electronic carrier board |
DE102006003931B3 (de) * | 2006-01-26 | 2007-08-02 | Infineon Technologies Ag | Halbleiterbauteil mit oberflächenmontierbaren Außenkontakten und Verfahren zur Herstellung desselben |
US9847309B2 (en) * | 2006-09-22 | 2017-12-19 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate |
US7713782B2 (en) * | 2006-09-22 | 2010-05-11 | Stats Chippac, Inc. | Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud-bumps |
TWI377656B (en) * | 2007-09-19 | 2012-11-21 | Method for manufacturing packaging substrate | |
US8349721B2 (en) * | 2008-03-19 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding |
US9345148B2 (en) | 2008-03-25 | 2016-05-17 | Stats Chippac, Ltd. | Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad |
US7759137B2 (en) * | 2008-03-25 | 2010-07-20 | Stats Chippac, Ltd. | Flip chip interconnection structure with bump on partial pad and method thereof |
US20090250814A1 (en) * | 2008-04-03 | 2009-10-08 | Stats Chippac, Ltd. | Flip Chip Interconnection Structure Having Void-Free Fine Pitch and Method Thereof |
TWI394252B (zh) * | 2008-08-05 | 2013-04-21 | Unimicron Technology Corp | 封裝基板結構 |
US7897502B2 (en) * | 2008-09-10 | 2011-03-01 | Stats Chippac, Ltd. | Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers |
US20100096754A1 (en) * | 2008-10-17 | 2010-04-22 | Samsung Electronics Co., Ltd. | Semiconductor package, semiconductor module, and method for fabricating the semiconductor package |
US8659172B2 (en) | 2008-12-31 | 2014-02-25 | Stats Chippac, Ltd. | Semiconductor device and method of confining conductive bump material with solder mask patch |
US8198186B2 (en) | 2008-12-31 | 2012-06-12 | Stats Chippac, Ltd. | Semiconductor device and method of confining conductive bump material during reflow with solder mask patch |
US20100237500A1 (en) * | 2009-03-20 | 2010-09-23 | Stats Chippac, Ltd. | Semiconductor Substrate and Method of Forming Conformal Solder Wet-Enhancement Layer on Bump-on-Lead Site |
US8039384B2 (en) | 2010-03-09 | 2011-10-18 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces |
US8409978B2 (en) | 2010-06-24 | 2013-04-02 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe |
US8492197B2 (en) | 2010-08-17 | 2013-07-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate |
US8435834B2 (en) | 2010-09-13 | 2013-05-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP |
JP2013115214A (ja) * | 2011-11-28 | 2013-06-10 | Shinko Electric Ind Co Ltd | 半導体装置、半導体素子、及び半導体装置の製造方法 |
US9449933B2 (en) * | 2012-03-29 | 2016-09-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Packaging device and method of making the same |
US10192804B2 (en) * | 2012-07-09 | 2019-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump-on-trace packaging structure and method for forming the same |
JP6750872B2 (ja) * | 2016-09-01 | 2020-09-02 | キヤノン株式会社 | プリント配線板、プリント回路板及び電子機器 |
JP6986492B2 (ja) * | 2018-06-01 | 2021-12-22 | 日東電工株式会社 | 配線回路基板 |
KR20210074609A (ko) * | 2019-12-12 | 2021-06-22 | 삼성전기주식회사 | 인쇄회로기판 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AT389793B (de) * | 1986-03-25 | 1990-01-25 | Philips Nv | Leiterplatte fuer gedruckte schaltungen und verfahren zur herstellung solcher leiterplatten |
US5523920A (en) * | 1994-01-03 | 1996-06-04 | Motorola, Inc. | Printed circuit board comprising elevated bond pads |
US5519580A (en) * | 1994-09-09 | 1996-05-21 | Intel Corporation | Method of controlling solder ball size of BGA IC components |
JP3138159B2 (ja) * | 1994-11-22 | 2001-02-26 | シャープ株式会社 | 半導体装置、半導体装置実装体、及び半導体装置の交換方法 |
JPH0982760A (ja) * | 1995-07-07 | 1997-03-28 | Toshiba Corp | 半導体装置、半導体素子およびその半田接続部検査方法 |
JPH0951017A (ja) | 1995-08-04 | 1997-02-18 | Fujitsu Ltd | 半導体モジュール |
JP2751912B2 (ja) * | 1996-03-28 | 1998-05-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US5973931A (en) * | 1996-03-29 | 1999-10-26 | Sony Corporation | Printed wiring board and electronic device using same |
JPH1114067A (ja) | 1997-06-19 | 1999-01-22 | Toshiba Corp | 加熱調理システム |
JPH1126919A (ja) * | 1997-06-30 | 1999-01-29 | Fuji Photo Film Co Ltd | プリント配線板 |
DE19750073A1 (de) * | 1997-11-12 | 1999-05-20 | Bosch Gmbh Robert | Schaltungsträgerplatte |
US6169253B1 (en) * | 1998-06-08 | 2001-01-02 | Visteon Global Technologies, Inc. | Solder resist window configurations for solder paste overprinting |
-
1999
- 1999-08-27 JP JP24169299A patent/JP2001068836A/ja active Pending
-
2000
- 2000-02-16 US US09/504,712 patent/US6441316B1/en not_active Expired - Fee Related
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100688850B1 (ko) * | 2002-10-11 | 2007-03-02 | 세이코 엡슨 가부시키가이샤 | 회로 기판, 범프 부착 반도체 소자의 실장 구조, 및 전기광학 장치, 및 전자 기기 |
JP2006276001A (ja) * | 2005-03-01 | 2006-10-12 | Denso Corp | X線検査装置及びx線検査方法 |
JP2006319391A (ja) * | 2005-05-10 | 2006-11-24 | Audio Technica Corp | コンデンサーマイクロホンおよびコンデンサーマイクロホンにおけるリード線の接続方法 |
JP2008288297A (ja) * | 2007-05-16 | 2008-11-27 | Spansion Llc | 半導体装置及びその製造方法 |
JP2008294014A (ja) * | 2007-05-22 | 2008-12-04 | Canon Inc | 半導体装置 |
JP2009170570A (ja) * | 2008-01-15 | 2009-07-30 | Elpida Memory Inc | 半導体装置の配線基板、半導体装置、電子装置およびマザーボード |
US8098496B2 (en) | 2008-01-15 | 2012-01-17 | Elpida Memory, Inc. | Wiring board for semiconductor device |
JP2009182236A (ja) * | 2008-01-31 | 2009-08-13 | Elpida Memory Inc | 半導体装置の配線基板、半導体装置、電子装置及びマザーボード |
US8507805B2 (en) | 2008-01-31 | 2013-08-13 | Elpida Memory, Inc. | Wiring board for semiconductor devices, semiconductor device, electronic device, and motherboard |
WO2021261013A1 (ja) * | 2020-06-23 | 2021-12-30 | 日立Astemo株式会社 | 電子制御装置および電子制御装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20020053466A1 (en) | 2002-05-09 |
US6441316B1 (en) | 2002-08-27 |
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