JP2008294014A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2008294014A
JP2008294014A JP2007134927A JP2007134927A JP2008294014A JP 2008294014 A JP2008294014 A JP 2008294014A JP 2007134927 A JP2007134927 A JP 2007134927A JP 2007134927 A JP2007134927 A JP 2007134927A JP 2008294014 A JP2008294014 A JP 2008294014A
Authority
JP
Japan
Prior art keywords
printed wiring
wiring board
electrode pad
electrode
convex portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007134927A
Other languages
English (en)
Other versions
JP5207659B2 (ja
JP2008294014A5 (ja
Inventor
Susumu Kumakura
晋 熊倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2007134927A priority Critical patent/JP5207659B2/ja
Application filed by Canon Inc filed Critical Canon Inc
Priority to EP08764770A priority patent/EP2153706A4/en
Priority to KR1020097026037A priority patent/KR101065877B1/ko
Priority to US12/530,708 priority patent/US7906733B2/en
Priority to CN2008800131157A priority patent/CN101663925B/zh
Priority to PCT/JP2008/059754 priority patent/WO2008143359A1/en
Publication of JP2008294014A publication Critical patent/JP2008294014A/ja
Publication of JP2008294014A5 publication Critical patent/JP2008294014A5/ja
Application granted granted Critical
Publication of JP5207659B2 publication Critical patent/JP5207659B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/14Structural association of two or more printed circuits
    • H05K1/141One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401Structure
    • H01L2224/1403Bump connectors having different sizes, e.g. different diameters, heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0201Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203Cooling of mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04Assemblies of printed circuits
    • H05K2201/049PCB for one component, e.g. for mounting onto mother PCB
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/09381Shape of non-curved single flat metallic pad, land or exposed part thereof; Shape of electrode of leadless component
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/094Array of pads or lands differing from one another, e.g. in size, pitch, thickness; Using different connections on the pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/09427Special relation between the location or dimension of a pad or land and the location or dimension of a terminal
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431Details of mounted components
    • H05K2201/10507Involving several components
    • H05K2201/10515Stacked components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10734Ball grid array [BGA]; Bump grid array
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)
  • Combinations Of Printed Boards (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】電極の接合状態を容易かつ高精度で検出できる半導体装置を提供する。
【解決手段】半導体パッケージ1aとプリント配線板100aがボール電極10aにより接続され、半導体パッケージ1bとプリント配線板100bがボール電極10bにより接続され、プリント配線板100a、100bがボール電極20bにより接続される。ボール電極10aは電極パッド30aを介してプリント配線板100aに接続され、電極パッド30aは、プリント配線板100aの面方向に凸部を有する。ボール電極10bは電極パッド30bを介して第2プリント配線板100bに接続され、電極パッド30bはプリント配線板100bの面方向に凸部を有する。2つの電極パッド30a、30bを透視したときの透視陰影像が、各電極パッド30a、30bの凸部において少なくとも一部が重ならないように配設する。
【選択図】図1

Description

本発明は、ボール電極を介して接続された半導体パッケージとプリント配線板や、ボール電極を介して複数のプリント配線板が積層された積層構造を有し、ボール電極の接続状態を容易にかつ高精度で検出できる半導体装置に関するものである。
近年、半導体装置は高密度化が進んでおり、複数のボール電極をペリフェラル状又はアレイ状に配置して半導体パッケージとプリント配線板を接続した半導体装置が注目されている。
しかしながら、半導体パッケージとプリント配線板間に配置されたボール電極の接続状態を外部から目視で確認することは困難であった。
このため、ボール電極の接続状態を確認する方法として、ボール電極が接続するパッド形状に凹凸を含む特徴づけを行い、X線の透過によるボール電極の陰影像(透視陰影像)の形状で接続状態を判定する方法が知られている(特許文献1、特許文献2参照)。
また、X線透過によるボール電極の陰影像を画像処理して、等濃度領域の形状で接続状態を判定する方法が知られている(特許文献3参照)。
特開平9−219583号公報 特許第3601714号公報 特開平10−311807号公報
しかしながら近年、さらに高密度化を進めるため、ボール電極で接続された半導体パッケージとプリント配線板を複数積層した半導体装置が注目されている。
このような半導体装置に関しては、積層して配置されたボール電極を透視した陰影像は互に重なって映し出されるため、上記の手法では容易にボール電極の接続状態を認識できないという未解決の課題があった。
また、等濃度領域の形状による判定については、高価な画像処理装置と演算装置を必要とし、加えて、長い検査時間を要する。
本発明は、高価な画像処理装置や演算装置を必要とせず、また長い検査時間を要することなく、半導体パッケージとプリント配線板が複数積層された積層構造におけるボール電極の接続不良を検出することのできる半導体装置を提供することを目的とするものである。
本発明の半導体装置は、それぞれ半導体パッケージを実装した第1及び第2のプリント配線板を互に積層した積層構造を有し、前記第1のプリント配線板と前記半導体パッケージとが、前記第1のプリント配線板の電極パッドに接合されたボール電極によって接続され、前記第2のプリント配線板と前記半導体パッケージとが、前記第2のプリント配線板の電極パッドに接合されたボール電極によって接続された半導体装置において、前記第1のプリント配線板の前記電極パッドは前記第1のプリント配線板の面方向に凸部を有し、前記第2のプリント配線板の前記電極パッドは前記第2のプリント配線板の面方向に凸部を有し、前記第1のプリント配線板の前記電極パッドの前記凸部の透視陰影像と、前記第2のプリント配線板の前記電極パッドの前記凸部の透視陰影像とが、少なくとも一部において重ならないように配置されていることを特徴とする。
積層構造におけるボール電極でも、透視陰影像の形状によって簡単に接続状態を確認できる。
本発明を実施するための最良の形態を図面に基づいて説明する。
図1に示すように、第1の半導体パッケージ1aと第1のプリント配線板100aが複数のボール電極10aにより接続され、第2の半導体パッケージ1bと第2のプリント配線板100bが複数のボール電極10bにより接続される。第3のプリント配線板100cと第1のプリント配線板100aはボール電極20aを介して互に積層される。また、第1のプリント配線板100aと第2のプリント配線板100bはボール電極20bを介して互に積層される。
このような積層構造を備えた半導体装置において、ボール電極10aはプリント配線板100aに配置された電極パッド30aを介してプリント配線板100aに接続され、電極パッド30aはプリント配線板100aの面方向に凸部を有する。なお、本発明において面方向とは、プリント配線板の表面に沿った方向のことである。すなわち、電極パッド30aを、プリント配線板100aの表面に沿った平面で切断した場合の形状が、円形ではなく、円形の少なくとも一部に凸部を有している形状であることを意味している。ボール電極10bはプリント配線板100bに配置された電極パッド30bを介してプリント配線板100bに接続され、電極パッド30bはプリント配線板100bの面方向に凸部を有する。そして、電極パッド30a及び電極パッド30bを透視した透視陰影像が、各電極パッド30a、30bの前記凸部において少なくとも一部が重ならないように配置される。
また、ボール電極20bはプリント配線板100aに配置された電極パッド50aを介してプリント配線板100aに接続され、電極パッド50aはプリント配線板100aの面方向に凸部を有する。そして、電極パッド30b及び電極パッド50aを透視した透視陰影像が、各電極パッド30b、50aの前記凸部において少なくとも一部が重ならないように配置される。
さらに、ボール電極10bは半導体パッケージ1bに配置された電極パッド40bを介して半導体パッケージ1bに接続され、電極パッド40bは半導体パッケージ1bの面方向に凸部を有する。そして、電極パッド30b及び電極パッド40bを透視した透視陰影像が、電極パッド30b及び電極パッド40bの前記凸部において少なくとも一部が重ならないように配置される。
プリント配線板100aのボール電極20bが配置される表面側に対して反対側の裏面側のボール電極20aは、プリント配線板100aに配置された電極パッド60aを介してプリント配線板100aに接続される。電極パッド60aはプリント配線板100aの面方向に凸部を有する。そして、電極パッド50a及び電極パッド60aを透視した透視陰影像が、電極パッド50a及び電極パッド60aの前記凸部において少なくとも一部が重ならないように配置される。
電極パッド30a、30b、40a、40bは同径及び同軸である。また、電極パッド50a、60aも同径及び同軸である。
このように、ボール電極10aを介して半導体パッケージ1aはプリント配線板100aに実装され、ボール電極10bを介して半導体パッケージ1bはプリント配線板100bに実装される。また、ボール電極20bによりプリント配線板100a、100bが互に接続され、ボール電極20aによりプリント配線板100aとプリント配線板100cが接続される。
そして、ボール電極10aとその直下に位置するボール電極10bは同外径(同径)で同じ中心軸(同軸)を有する。ボール電極20aとその直下に位置するボール電極20bは同外径(同径)で同じ中心軸(同軸)を有する。
図2は、図1の半導体装置の一部であるボール電極10bと、その直下に位置するボール電極10aを含む領域を示す断面図である。
図3の(a)は、図2におけるボール電極10aが接続される電極パッド30aのプリント配線板100aの面方向の平面形状と、ボール電極10bが接続される電極パッド30bのプリント配線板100bの面方向の平面形状を示している。また、図3の(b)は、図2に示すボール電極10b及びボール電極10aを透視した陰影像(透視陰影像)を示している。
図2の左側のボール電極10bは、電極パッド30bの凸部に充分に拡がった状態で電極パッド30bに接合している。また、ボール電極10aは電極パッド30aの凸部には拡がっていない状態で電極パッド30aに接合している。陰影像E1は、このときのボール電極10a及びボール電極10bを透視したものである。図2の右側のボール電極10bは、電極パッド30bの凸部には拡がっていない状態で電極パッド30bに接合している。また、ボール電極10aは電極パッド30aの凸部には拡がっていない状態で電極パッド30aに接合している。陰影像E2は、このときのボール電極10a及びボール電極10bを透視したものである。
図3の(a)に示すように、ボール電極10aが接続される電極パッド30aと、ボール電極10bが接続される電極パッド30bの形状を、円形に凸部が付加されたティアードロップ(涙粒)形状としている。このため、陰影像E1、E2の形状の違いをX線検査装置で判定することによって、ボール電極10aの電極パッド30aに対する接合状態と、ボール電極10bの電極パッド30bに対する接合状態を容易に検出できる。
接合状態の良否判定は、たとえば、陰影像(E1、E2)の真円度が、電極パッド(30a、30b)に接合する前のボール電極(10a、10b)の外径の30%以上であるときを良品、30%未満であるときを不良とすることができる。ただし、この良否判定の基準は、使用するボール電極の材質や、半導体装置の使用目的により設定することができる。
図4は、ボール電極10bと、その直下に位置するボール電極20bを含む領域を示す断面図である。
図5の(a)は、図4におけるボール電極10aが接続される電極パッド30aのプリント配線板100aの面方向の平面形状と、ボール電極10bが接続される電極パッド30bのプリント配線板100bの面方向の平面形状を示している。また、図5の(b)は、ボール電極10b及びボール電極20bを透視した陰影像(透視陰影像)を示している。
図4の左側のボール電極10bは、電極パッド30bの凸部に充分に拡がった状態で電極パッド30bに接合している。また、ボール電極20bは、電極パッド50aに充分に拡がった状態での凸部を含んで電極パッド50aに接合している。陰影像E3は、このときのボール電極10b及びボール電極20bを透視したものである。図4の右側のボール電極10bは、電極パッド30bの凸部には拡がっていない状態で電極パッド30bに接合している。また、ボール電極20bは電極パッド50aに充分に拡がった状態で電極パッド50aに接合している。陰影像E4は、このときのボール電極10b及びボール電極20bを透視したものである。
ボール電極10bが接続される電極パッド30bと、ボール電極20bが接続される電極パッド50bの形状を、円形に凸部が付加されたティアードロップ(涙粒)形状としている。このため、陰影像E3と陰影像E4の形状の違いをX線検査装置で判定することによって、ボール電極10bの電極パッド30bに対する接合状態と、ボール電極20bの電極パッド50aに対する接合状態を容易に検出できる。
図6は、ボール電極20bと、その直下に位置するボール電極20aを含む領域を示す断面図である。
図7の(a)は、図6におけるボール電極20bが接続される電極パッド50aのプリント配線板100aの面方向の平面形状と、ボール電極20aが接続される電極パッド60aのプリント配線板100aの面方向の平面形状を示している。また、図7の(b)は、ボール電極20b及びボール電極20aを透視した陰影像(透視陰影像)を示している。
図6の左側のボール電極20bは、電極パッド50bの凸部に充分に拡がった状態で電極パッド50bに接合している。また、ボール電極20aは、電極パッド60aの凸部には拡がっていない状態で電極パッド60aに接合している。陰影像E5は、このときのボール電極20b及びボール電極20aを透視した陰影像である。図6の右側のボール電極20bは、電極パッド50bの凸部には拡がっていない状態で電極パッド50aに接合している。また、ボール電極20aは、電極パッド60aの凸部には拡がっていない状態で電極パッド60aに接合している。陰影像E6は、このときのボール電極20b及びボール電極20aを透視したものである。
ボール電極20bが接続される電極パッド50aと、ボール電極20aが接続される電極パッド60aの形状を、円形に凸部が付加されたティアードロップ(涙粒)形状としている。このため、陰影像E5と陰影像E6の形状の違いをX線検査装置で判定することによって、ボール電極20bの電極パッド50aに対する接合状態と、ボール電極20aの電極パッド60aに対する接合状態を容易に検出できる。
図8は、プリント配線板100bに半導体パッケージ1bを実装した実装構造におけるボール電極10bを含む領域の断面図である。
図9の(a)は、図8におけるボール電極10bの上部が接続される電極パッド40bのプリント配線板1bの面方向の平面形状と、ボール電極10bの下部が接続される電極パッド30bのプリント配線板100bの面方向の平面形状を示している。図9の(b)は、ボール電極10bを透視した陰影像(透視陰影像)を示している。
図8の左側のボール電極10bは、電極パッド40bの凸部には拡がっていない状態で電極パッド40bに接合している。また、ボール電極10bは、電極パッド30bの凸部に充分に拡がった状態で電極パッド30bに接合している。陰影像E7は、このときのボール電極10bを透視したものである。図8の右側のボール電極10bは、電極パッド40bの凸部には拡がっていない状態で電極パッド40bに接合している。また、ボール電極10bは、電極パッド30bの凸部には拡がっていない状態で電極パッド30bに接合している。陰影像E6は、このときのボール電極10bを透視したものである。
ボール電極10bが接続される電極パッド30b及び電極パッド40bの形状を、円形に凸部が付加されたティアードロップ(涙粒)形状としている。このため、陰影像E7及び陰影像E8の形状の違いをX線検査装置で判定することによって、ボール電極10bの電極パッド30b、40bに対する接合状態を容易に検出できる。
各電極パッドの形状は、ティアードロップ形状に限らず、例えば図10に示すように、円に十字状に突起を設けた形状S1、S2、平行四辺形状S3、S4、円に五角形状に突起を設けた形状S5、S6、円に三角形状に突起を設けた形状S7、S8でもよい。
一実施形態による半導体装置を示す断面図である。 図1の半導体装置の一部を拡大して示す拡大部分断面図である。 図2の電極パッドと陰影像を示す図である。 図1の半導体装置の一部を拡大して示す拡大部分断面図である。 図4の電極パッドと陰影像を示す図である。 図1の半導体装置の一部を拡大して示す拡大部分断面図である。 図6の電極パッドと陰影像を示す図である。 図1の半導体装置の一部を拡大して示す拡大部分断面図である。 図8の電極パッドと陰影像を示す図である。 電極パッドの形状変形例を示す図である。
符号の説明
1a 第1の半導体パッケージ
1b 第2の半導体パッケージ
10a、10b、20a、20b ボール電極
30a、30b、40a、40b、50a、60a 電極パッド
100a 第1のプリント配線板
100b 第2のプリント配線板
100c 第3のプリント配線板

Claims (4)

  1. それぞれ半導体パッケージを実装した第1及び第2のプリント配線板を互に積層した積層構造を有し、前記第1のプリント配線板と前記半導体パッケージとが、前記第1のプリント配線板の電極パッドに接合されたボール電極によって接続され、前記第2のプリント配線板と前記半導体パッケージとが、前記第2のプリント配線板の電極パッドに接合されたボール電極によって接続された半導体装置において、
    前記第1のプリント配線板の前記電極パッドは前記第1のプリント配線板の面方向に凸部を有し、
    前記第2のプリント配線板の前記電極パッドは前記第2のプリント配線板の面方向に凸部を有し、
    前記第1のプリント配線板の前記電極パッドの前記凸部の透視陰影像と、前記第2のプリント配線板の前記電極パッドの前記凸部の透視陰影像とが、少なくとも一部において重ならないように配置されていることを特徴とする半導体装置。
  2. 第1のプリント配線板と、半導体パッケージを実装した第2のプリント配線板とを積層した積層構造を有し、前記第1のプリント配線板と前記第2のプリント配線板とが、前記第1のプリント配線板の電極パッドに接合されたボール電極によって接続され、前記第2のプリント配線板と前記半導体パッケージとが、前記第2のプリント配線板の電極パッドに接合されたボール電極によって接続された半導体装置において、
    前記第1のプリント配線板の前記電極パッドは前記第1のプリント配線板の面方向に凸部を有し、
    前記第2のプリント配線板の前記電極パッドは前記第2のプリント配線板の面方向に凸部を有し、
    前記第1のプリント配線板の前記電極パッドの前記凸部の透視陰影像と、前記第2のプリント配線板の前記電極パッドの前記凸部の透視陰影像とが、少なくとも一部において重ならないように配置されていることを特徴とする半導体装置。
  3. 第1及び第2のプリント配線板を互に積層した積層構造を有し、前記第1のプリント配線板と前記第2のプリント配線板とが、前記第1のプリント配線板の表面側の電極パッドに接続されるボール電極によって接続され、前記第1のプリント配線板の裏面側の電極パッドにボール電極が接続される半導体装置において、
    前記第1のプリント配線板の表面側及び裏面側のそれぞれの前記電極パッドは前記第1のプリント配線板の面方向に凸部を有し、
    前記第1のプリント配線板の表面側の前記電極パッドの前記凸部の透視陰影像と、前記第1のプリント配線板の裏面側の前記電極パッドの前記凸部の透視陰影像とが、少なくとも一部において重ならないように配置されていることを特徴とする半導体装置。
  4. 半導体パッケージをプリント配線板に実装した実装構造を有し、前記プリント配線板と前記半導体パッケージとが、前記プリント配線板の電極パッド及び前記半導体パッケージの電極パッドに接合されたボール電極によって接続された半導体装置において、
    前記プリント配線板の前記電極パッドは前記プリント配線板の面方向に凸部を有し、
    前記半導体パッケージの前記電極パッドは前記半導体パッケージの面方向に凸部を有し、
    前記プリント配線板の前記電極パッドの前記凸部の透視陰影像と、前記半導体パッケージの前記電極パッドの前記凸部の透視陰影像とが、少なくとも一部において重ならないように配置されていることを特徴とする半導体装置。
JP2007134927A 2007-05-22 2007-05-22 半導体装置 Expired - Fee Related JP5207659B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2007134927A JP5207659B2 (ja) 2007-05-22 2007-05-22 半導体装置
KR1020097026037A KR101065877B1 (ko) 2007-05-22 2008-05-21 전자 회로 장치
US12/530,708 US7906733B2 (en) 2007-05-22 2008-05-21 Electronic circuit device
CN2008800131157A CN101663925B (zh) 2007-05-22 2008-05-21 电子电路装置
EP08764770A EP2153706A4 (en) 2007-05-22 2008-05-21 ELECTRONIC SWITCHING DEVICE
PCT/JP2008/059754 WO2008143359A1 (en) 2007-05-22 2008-05-21 Electronic circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007134927A JP5207659B2 (ja) 2007-05-22 2007-05-22 半導体装置

Publications (3)

Publication Number Publication Date
JP2008294014A true JP2008294014A (ja) 2008-12-04
JP2008294014A5 JP2008294014A5 (ja) 2010-07-08
JP5207659B2 JP5207659B2 (ja) 2013-06-12

Family

ID=40032037

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007134927A Expired - Fee Related JP5207659B2 (ja) 2007-05-22 2007-05-22 半導体装置

Country Status (6)

Country Link
US (1) US7906733B2 (ja)
EP (1) EP2153706A4 (ja)
JP (1) JP5207659B2 (ja)
KR (1) KR101065877B1 (ja)
CN (1) CN101663925B (ja)
WO (1) WO2008143359A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010197309A (ja) * 2009-02-26 2010-09-09 Alps Electric Co Ltd Memsセンサ及びその製造方法
JP2011003890A (ja) * 2009-05-20 2011-01-06 Panasonic Corp 積層用半導体モジュール及び積層型半導体モジュール
US8716868B2 (en) 2009-05-20 2014-05-06 Panasonic Corporation Semiconductor module for stacking and stacked semiconductor module
US9035442B2 (en) 2009-12-28 2015-05-19 Panasonic Intellectual Property Management Co., Ltd. Semiconductor module
JPWO2015151292A1 (ja) * 2014-04-04 2017-04-13 三菱電機株式会社 プリント配線板ユニット
JP2021007163A (ja) * 2020-09-28 2021-01-21 キヤノン株式会社 プリント回路板及び電子機器

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011124382A (ja) * 2009-12-10 2011-06-23 Fujitsu Ltd プリント配線基板、プリント配線基板ユニット、および電子装置
JP6091053B2 (ja) * 2011-09-14 2017-03-08 キヤノン株式会社 半導体装置、プリント回路板及び電子製品
US9001522B2 (en) * 2011-11-15 2015-04-07 Apple Inc. Printed circuits with staggered contact pads and compact component mounting arrangements
US8810020B2 (en) * 2012-06-22 2014-08-19 Freescale Semiconductor, Inc. Semiconductor device with redistributed contacts
JP6230520B2 (ja) * 2014-10-29 2017-11-15 キヤノン株式会社 プリント回路板及び電子機器
JP6772232B2 (ja) * 2018-10-03 2020-10-21 キヤノン株式会社 プリント回路板及び電子機器
CN112736070A (zh) * 2019-10-28 2021-04-30 天芯互联科技有限公司 封装结构及其制作方法
CN110849918B (zh) * 2019-10-31 2021-11-09 北京时代民芯科技有限公司 一种倒装焊器件焊点缺陷无损检测方法和系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0951017A (ja) * 1995-08-04 1997-02-18 Fujitsu Ltd 半導体モジュール
JPH11233936A (ja) * 1998-02-18 1999-08-27 Hitachi Shonan Denshi Co Ltd はんだ接合検査方法、及びその方法を使用する表面実装配線板
JP2001068836A (ja) * 1999-08-27 2001-03-16 Mitsubishi Electric Corp プリント配線基板及び半導体モジュール並びに半導体モジュールの製造方法

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK291184D0 (da) * 1984-06-13 1984-06-13 Boeegh Petersen Allan Fremgangsmaade og indretning til test af kredsloebsplader
US5086337A (en) * 1987-01-19 1992-02-04 Hitachi, Ltd. Connecting structure of electronic part and electronic device using the structure
US5012502A (en) * 1990-06-18 1991-04-30 Irt Corporation Method for determining degree of interconnection of solder joints using X-ray inspection
US5811982A (en) * 1995-11-27 1998-09-22 International Business Machines Corporation High density cantilevered probe for electronic devices
JP2710544B2 (ja) * 1993-09-30 1998-02-10 インターナショナル・ビジネス・マシーンズ・コーポレイション プローブ構造、プローブ構造の形成方法
CA2113752C (en) * 1994-01-19 1999-03-02 Stephen Michael Rooks Inspection system for cross-sectional imaging
US5400220A (en) * 1994-05-18 1995-03-21 Dell Usa, L.P. Mechanical printed circuit board and ball grid array interconnect apparatus
US5802699A (en) * 1994-06-07 1998-09-08 Tessera, Inc. Methods of assembling microelectronic assembly with socket for engaging bump leads
US5477933A (en) * 1994-10-24 1995-12-26 At&T Corp. Electronic device interconnection techniques
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
KR0182073B1 (ko) * 1995-12-22 1999-03-20 황인길 반도체 칩 스케일 반도체 패키지 및 그 제조방법
JPH09214088A (ja) 1996-01-31 1997-08-15 Sumitomo Kinzoku Electro Device:Kk セラミック基板のプリント配線基板への実装構造
JPH09219583A (ja) 1996-02-09 1997-08-19 Hitachi Ltd はんだバンプの接続方法
US6880245B2 (en) * 1996-03-12 2005-04-19 International Business Machines Corporation Method for fabricating a structure for making contact with an IC device
JP2000512065A (ja) * 1996-05-24 2000-09-12 テセラ,インコーポレイテッド 超小型電子素子のコネクタ
US5953816A (en) * 1997-07-16 1999-09-21 General Dynamics Information Systems, Inc. Process of making interposers for land grip arrays
JPH1154884A (ja) * 1997-08-06 1999-02-26 Nec Corp 半導体装置の実装構造
US6451624B1 (en) * 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
US6050832A (en) * 1998-08-07 2000-04-18 Fujitsu Limited Chip and board stress relief interposer
USRE41515E1 (en) * 1998-08-12 2010-08-17 Tokyo Electron Limited Contactor and production method for contactor
DE19839760A1 (de) * 1998-09-01 2000-03-02 Bosch Gmbh Robert Verfahren zur Verbindung von elektronischen Bauelementen mit einem Trägersubstrat sowie Verfahren zur Überprüfung einer derartigen Verbindung
US6380060B1 (en) * 2000-03-08 2002-04-30 Tessera, Inc. Off-center solder ball attach and methods therefor
US6333563B1 (en) * 2000-06-06 2001-12-25 International Business Machines Corporation Electrical interconnection package and method thereof
US6507118B1 (en) * 2000-07-14 2003-01-14 3M Innovative Properties Company Multi-metal layer circuit
US6414248B1 (en) * 2000-10-04 2002-07-02 Honeywell International Inc. Compliant attachment interface
US6680212B2 (en) * 2000-12-22 2004-01-20 Lucent Technologies Inc Method of testing and constructing monolithic multi-chip modules
US6889429B2 (en) * 2001-03-26 2005-05-10 Semiconductor Components Industries, L.L.C. Method of making a lead-free integrated circuit package
JP4191908B2 (ja) 2001-04-18 2008-12-03 株式会社東芝 積層型半導体装置
US6509530B2 (en) * 2001-06-22 2003-01-21 Intel Corporation Via intersect pad for electronic components and methods of manufacture
US6657134B2 (en) * 2001-11-30 2003-12-02 Honeywell International Inc. Stacked ball grid array
JP3601714B2 (ja) 2002-01-11 2004-12-15 富士通株式会社 半導体装置及び配線基板
JP2003218505A (ja) 2002-01-17 2003-07-31 Matsushita Electric Ind Co Ltd プリント基板とプリント基板ユニット及びプリント基板ユニットの検査方法と製造方法並びにプリント基板ユニットを使用した通信機器
KR100864916B1 (ko) * 2002-05-23 2008-10-22 캐스케이드 마이크로테크 인코포레이티드 피시험 디바이스를 테스트하기 위한 프로브
US6703851B1 (en) * 2002-08-05 2004-03-09 Exatron, Inc. Test socket interposer
JP3951966B2 (ja) * 2003-05-30 2007-08-01 セイコーエプソン株式会社 半導体装置
CN100378969C (zh) * 2003-06-24 2008-04-02 日本特殊陶业株式会社 中间衬底及具有半导体元件、中间衬底和衬底的结构体
US7566960B1 (en) * 2003-10-31 2009-07-28 Xilinx, Inc. Interposing structure
US7176043B2 (en) * 2003-12-30 2007-02-13 Tessera, Inc. Microelectronic packages and methods therefor
EP1617714B1 (en) * 2004-07-16 2008-09-10 STMicroelectronics S.A. Electronic circuit assembly, device comprising such assembly and method for fabricating such device
US7105918B2 (en) * 2004-07-29 2006-09-12 Micron Technology, Inc. Interposer with flexible solder pad elements and methods of manufacturing the same
US7317249B2 (en) * 2004-12-23 2008-01-08 Tessera, Inc. Microelectronic package having stacked semiconductor devices and a process for its fabrication
US7462939B2 (en) * 2005-10-20 2008-12-09 Honeywell International Inc. Interposer for compliant interfacial coupling
TW200737506A (en) * 2006-03-07 2007-10-01 Sanyo Electric Co Semiconductor device and manufacturing method of the same
US7687391B2 (en) * 2006-09-27 2010-03-30 International Business Machines Corporation Electrically optimized and structurally protected via structure for high speed signals
US7719121B2 (en) * 2006-10-17 2010-05-18 Tessera, Inc. Microelectronic packages and methods therefor
US20080093749A1 (en) * 2006-10-20 2008-04-24 Texas Instruments Incorporated Partial Solder Mask Defined Pad Design

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0951017A (ja) * 1995-08-04 1997-02-18 Fujitsu Ltd 半導体モジュール
JPH11233936A (ja) * 1998-02-18 1999-08-27 Hitachi Shonan Denshi Co Ltd はんだ接合検査方法、及びその方法を使用する表面実装配線板
JP2001068836A (ja) * 1999-08-27 2001-03-16 Mitsubishi Electric Corp プリント配線基板及び半導体モジュール並びに半導体モジュールの製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010197309A (ja) * 2009-02-26 2010-09-09 Alps Electric Co Ltd Memsセンサ及びその製造方法
JP2011003890A (ja) * 2009-05-20 2011-01-06 Panasonic Corp 積層用半導体モジュール及び積層型半導体モジュール
US8716868B2 (en) 2009-05-20 2014-05-06 Panasonic Corporation Semiconductor module for stacking and stacked semiconductor module
US9035442B2 (en) 2009-12-28 2015-05-19 Panasonic Intellectual Property Management Co., Ltd. Semiconductor module
JPWO2015151292A1 (ja) * 2014-04-04 2017-04-13 三菱電機株式会社 プリント配線板ユニット
JP2021007163A (ja) * 2020-09-28 2021-01-21 キヤノン株式会社 プリント回路板及び電子機器
JP7155214B2 (ja) 2020-09-28 2022-10-18 キヤノン株式会社 プリント回路板及び電子機器
JP7350960B2 (ja) 2020-09-28 2023-09-26 キヤノン株式会社 プリント回路板及び電子機器

Also Published As

Publication number Publication date
CN101663925A (zh) 2010-03-03
WO2008143359A1 (en) 2008-11-27
KR101065877B1 (ko) 2011-09-19
US20100084177A1 (en) 2010-04-08
JP5207659B2 (ja) 2013-06-12
CN101663925B (zh) 2011-11-16
KR20100007998A (ko) 2010-01-22
EP2153706A1 (en) 2010-02-17
US7906733B2 (en) 2011-03-15
EP2153706A4 (en) 2013-01-23

Similar Documents

Publication Publication Date Title
JP5207659B2 (ja) 半導体装置
US20090114436A1 (en) Substrate structure
CN109095434B (zh) 传感器结构件及其制造方法
US20160135301A1 (en) Electronic component, electronic module, manufacturing method therefor, and electronic apparatus
JP6392085B2 (ja) 回路付サスペンション基板
CN110678958A (zh) 半导体模块及其制造方法
JP2008147472A (ja) 半導体装置および半導体装置の製造方法
JP2009135403A (ja) 半導体パッケージ用基板およびこれを有する半導体パッケージ
JP5412029B2 (ja) プローブユニット基板
KR100652440B1 (ko) 반도체 패키지, 그 패키지를 이용한 스택 패키지 및 그스택 패키지 형성 방법
CN104025622B (zh) 电容式传感器
JP2009283959A (ja) 集合プリント配線基板
JPS6151510A (ja) 多層プリント基板の層間ずれ検査方法
JP6182928B2 (ja) 半導体装置
JPH10284812A (ja) 半導体デバイス
JP2016018577A (ja) 配線回路基板
JP2019079990A (ja) 撮像素子実装基板
KR101216850B1 (ko) 카메라 모듈용 인쇄회로기판
JP2008021859A (ja) プリント配線板
JP2014107368A (ja) フリップチップ実装デバイス、発光デバイス、およびフリップチップ実装デバイスの製造方法
JP2024008868A (ja) フリップチップボンディング構造及びその基板
JP2007214217A (ja) 配線基板および配線基板を用いた半導体装置ならびに半導体装置の製造方法
JP2007258433A (ja) 半導体装置およびその製造方法、並びに、電子機器
JPH0619462B2 (ja) 3次元実装構造
CN105742300A (zh) 晶片封装体及其制作方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090527

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100524

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100524

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20120203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121023

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130219

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160301

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 5207659

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160301

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees