JP2009135403A - 半導体パッケージ用基板およびこれを有する半導体パッケージ - Google Patents

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Abstract

【課題】 半導体チップのバンプと電気的に接続する複数の接続パッドのうちの、最外郭に配置された接続パッドに配置されるソルダパターンの形成不良を防止できる半導体パッケージ用基板を提供する。
【解決手段】 半導体パッケージ用基板は、基板本体、前記基板本体の表面に指定された間隔で並列配置された複数個の接続パッドを含む接続パッドグループ、前記接続パッドグループの両側にそれぞれ配置されたダミー接続パッド、および、前記基板ボディーを覆って、前記ダミー接続パッドと前記接続パッドグループとを露出させる開口を有するソルダレジストパターンを含む。バンプを有する半導体チップを基板に形成された接続パッドに配置されたソルダにバンピングする時に、各ソルダの体積が互いに相違することによって発生するバンピング不良を、防止することが可能である。
【選択図】 図１

Description

本発明は、半導体パッケージ用基板およびこれを有する半導体パッケージに関するものである。
近年、半導体製造技術の開発により、短時間内により多いデータを処理することに適した半導体素子を有する半導体パッケージが開発されている。
半導体パッケージは、純度高いシリコンから成るウエハー上に半導体チップを製造する半導体チップ製造工程、半導体チップを電気的に検査するダイソーティング工程、および良品半導体チップをパッケージングするパッケージング工程等を通して、製造される。
最近では、半導体パッケージのサイズが半導体チップサイズの約１００％乃至１０５％に過ぎないチップスケールパッケージ（ｃｈｉｐ-ｓｃａｌｅ-ｐａｃｋａｇｅ）が開発されている。
チップスケールパッケージの１つのフリップチップパッケージ（ｆｉｉｐ ｃｈｉｐ ｐａｃｋａｇｅ）は、リードフレームを使わないで、半導体チップのバンプを基板の接続パッドに電気的に直接連結して、半導体パッケージの体積を著しく減少させる。
最近、半導体チップの集積度が向上することに伴ってバンプの個数は順次に増加されて、これによってバンプの間の間隔も著しく減少されている。
たとえば、基板に微細ピッチを有する複数個の接続パッドを並列方式で配置し、接続パッドを覆うソルダレジスト膜を形成した後、ソルダレジスト膜をパターニングして、複数個の接続パッドを共に露出させる１つの開口を形成した後、開口に接続パッドを覆うソルダペースト膜を形成する。ソルダペースト膜を形成した後、ソルダペースト膜を溶融させて、ソルダペーストに含まれているソルダが接続パッドに集まる現象を利用して、微細ピッチを有する接続パッド上にソルダパターンを形成する。
しかし、上述した方法によってソルダパターンを形成するとき、基板上に配置された接続パッドのうちの最外郭に配置された接続パッド上に配置されたソルダパターンの体積と、最外郭接続パッドを除いた接続パッド上に配置されたソルダパターンの体積とが、互いに違うという問題がある。
このような問題点は、ソルダレジスト膜に形成された開口の形成位置の誤差によって発生する。
もちろん、ソルダレジスト膜の開口の位置を精密に制御することによって、最外郭に配置された接続パッド上に配置されるソルダの体積は精密に制御することができる。
しかし、ソルダレジスト膜の開口を形成する際に発生が避けられない開口形成位置誤差を考慮した時、単にソルダレジスト膜の開口の位置だけでは、最外郭に配置された接続パッド上に配置されるソルダパターンの体積を精密に制御するのは困難であり、このため、半導体チップのバンプを接続パッドにバンピング（ｂｕｍｐｉｎｇ）する時に、頻繁に不良が発生してしまう。
本発明の１つの目的は、半導体チップのバンプと電気的に接続する接続パッドのうちの、最外郭に配置された接続パッドに配置されるソルダパターンの形成不良を防止できる半導体パッケージ用基板を提供することである。
本発明の他の目的は、前記半導体パッケージ用基板を有する半導体パッケージを提供することである。
本発明による半導体パッケージ用基板は、基板本体、前記基板本体の表面に指定された間隔で並列配置された複数個の接続パッドを含む接続パッドグループ、前記接続パッドグループの両側にそれぞれ配置されたダミー接続パッド、および、前記基板本体を覆って、前記ダミー接続パッドと前記接続パッドグループとを露出させる開口を有するソルダレジストパターンを含む。
前記接続パッドにはソルダパターンが配置され、前記ダミー接続パッド上にはダミーソルダパターンが配置される。
前記ソルダパターンは均一な第１の体積を有し、前記ダミーソルダパターンは第１の体積とは異なる第２の体積を有する。
隣接した前記接続パッドおよび前記接続パッドと隣接するように配置されたダミー接続パッドは、同一の間隔で離隔される。
前記ダミー接続パッドおよび前記接続パッドは、実質的に同一のサイズを有する。
本発明による半導体パッケージは、基板本体、前記基板本体の表面に指定された間隔で複数個が並列配置された接続パッドを含む接続パッドグループ、前記接続パッドと隣接するように配置されたダミー接続パッド、および前記ダミー接続パッドと前記接続パッドグループとを露出させる開口を有するソルダレジストパターンを含む基板、前記各接続パッドに配置されたソルダパターン、前記各ダミー接続パッドに配置されたダミーソルダパターン、ならびに、前記ソルダパターンと電気的に接続するバンプを有する半導体チップを含む。
隣接した前記接続パッドおよび前記接続パッドと隣接した前記ダミー接続パッドは、同一の間隔で配置される。
前記隣接した前記接続パッドおよび前記接続パッドと隣接した前記ダミー接続パッドは、互いに異なる間隔で配置される。
前記各ソルダパターンは第１の体積を有し、前記各ダミーソルダパターンは第２の体積を有する。
前記各ソルダパターンおよび前記各ダミーソルダパターンは、同一の体積を有する。
前記接続パッドおよび前記ダミー接続パッドは、実質的に同一のサイズを有する。
本発明によれば、バンプを有する半導体チップを基板に形成された接続パッドに配置されたソルダにバンピングする時に、各ソルダの体積が互いに違うことによって発生するバンピング不良を、防止することができる。
図１は、本発明の一実施形態による半導体パッケージ用基板を示した平面図である。図２は、図１のＩ−Ｉ´線に沿って切断した断面図である。
図１および図２を参照すれば、半導体パッケージ用基板１００は、基板本体１１０、接続パッドグループ１２０、ダミー接続パッド１３０およびソルダレジストパターン１４０を含む。
基板本体１１０は、例えば、プレート形状を有する印刷回路基板（ＰＣＢ）であり得る。
プレート形状を有する基板本体１１０は、第１面１１２および第１面１１２と対向する第２面１１４を含む。
接続パッドグループ１２０は基板本体１１０の第１面１１２上に配置され、接続パッドグループ１２０は複数個の接続パッド１２２を含む。複数個の接続パッド１２２は第１面１１２上に相互平行に配置されて、各接続パッド１２２は、平面上で見た時、バー（ｂａｒ）形状を有する。
接続パッドグループ１２０に含まれている各接続パッド１２２は、基板本体１１０の第１面１１２と対向する第２面１１４上に形成されたボールランド（図示せず）と電気的に連結される。ボールランド上にはソルダボール（図示せず）を電気的に接続することができる。
接続パッドグループ１２０に含まれている各接続パッド１２２は、同一の間隔Ｄ３で離隔され、同一の間隔Ｄ３で離隔された各接続パッド１２２は全て同一のサイズを有する。例えば、同一の間隔Ｄ３で離隔された各接続パッド１２２は同一の幅Ｗ１を有する。
ダミー接続パッド１３０は、基板本体１１０の第１面１１２上に配置される。ダミー接続パッド１３０は、接続パッドグループ１２０の両側にそれぞれ配置される。ダミー接続パッド１３０は、例えば、接続パッドグループ１２０の両側に１つずつ形成される。これと異なって、ダミー接続パッド１３０は、接続パッドグループ１２０に含まれている接続パッド１２２の間に配置されてもよい。
ダミー接続パッド１３０は、基板本体１１０の第１面１１２上に島（ｉｓｌａｎｄ）形状に配置される。つまり、ダミー接続パッド１３０は、例えば、ボールランドまたは接続パッド１２２と電気的に連結しない。これと異なって、ダミー接続パッド１３０はボールランドまたは接続パッド１２２と電気的に連結することもできる。
接続パッドグループ１２０の両側に配置された各ダミー接続パッド１３０は、接続パッドグループ１２０に含まれている接続パッド１２２中の最外郭に配置された接続パッド１２２ａに対して、接続パッド１２２間の間隔として定義された前記Ｄ３の間隔で離隔される。ダミー接続パッド１３０は、各接続パッド１２２と同一の形状を有し得る。例えば、各ダミー接続パッド１３０は、接続パッド１２２と同一の幅Ｗ１を有する。これと異なって、ダミー接続パッド１３０は各接続パッド１２２とは異なる形状を有してもよい。
接続パッド１２２を有する接続パッドグループ１２０およびダミー接続パッド１３０が形成された基板本体１１０の第１面１１２上には、接続パッド１２２およびダミー接続パッド１３０を露出させる開口１４２を有するソルダレジストパターン１４０が形成される。
ソルダレジストパターン１４０の開口１４２は、ソルダレジストパターン１４０に開口１４２を形成する装置の工程偏差によって、開口１４２の形成位置が変動して、これによって接続パッドグループ１２０の両側に配置された各ダミー接続パッド１２２の外側に配置される開口１４２ａ、１４２ｂの開口面積は、互いに相違し得る。
例えば、図１の接続パッドグループ１２０の左側に配置された開口１４２ａの開口面積は、図１の接続パッドグループ１２０の右側に配置された開口１４２ｂの開口面積よりも小さく形成され得る。
図１および図２を再び参照すれば、接続パッド１２２上にはソルダパターン１２５が配置され、ダミー接続パッド１３０上にはダミーソルダパターン１３５がそれぞれ配置される。
各接続パッド１２２上に配置されたソルダパターン１２５は、全て実質的に同一の第１の体積を有する。
本実施形態において、各接続パッド１２２上に第１の体積を有するソルダパターン１２５が形成されるのは、接続パッドグループ１２０の両側にダミー接続パッド１３０が配置されるからである。
一方、接続パッドグループ１２０の両側に配置された各ダミー接続パッド１３０の外側の開口１４２ａ、１４２ｂの開口面積が互いに違うので、ダミー接続パッド１３０上に配置されたダミーソルダパターン１３５は、第１の体積とは違った第２の体積を有する。また、接続パッドグループ１２０の両側にそれぞれ配置されたダミーソルダパターン１３５は、互いに異なる体積を有し得る。これと異なって、ダミーソルダパターン１３５は全て同一の第１の体積を有してもよい。
本実施形態において、半導体チップのバンプと電気的に接続される部分は接続パッド１２２であり、ダミー接続パッド１３０は半導体チップのバンプと電気的に連結されていないため、ダミー接続パッド１３０上に配置されたダミーソルダパターン１３５の体積が互いに違っても、半導体チップのバンプ接続不良は発生しない。
図３は、本発明の一実施形態による半導体パッケージを示した断面図である。
図３を参照すれば、半導体パッケージ３００は基板１００および半導体チップ２００を含む。
基板１００は基板本体１１０を含む。例えば、基板本体１１０はプレート形状を有する印刷回路基板（ＰＣＢ）であり得る。プレート形状を有する基板本体１１０は、第１面１１２および第１面１１２と対向する第２面１１４を含む。
基板本体１１０の第１面１１２上には、接続パッドグループ１２０が配置される。接続パッドグループ１２０は複数個の接続パッド１２２を含む。接続パッド１２２は、第１面１１２上に、複数個が相互平行に配置される。
接続パッドグループ１２０に含まれている各接続パッド１２２は、基板本体１１０の第１面１１２と対向する第２面１１４上に形成されたボールランド（図示せず）と電気的に連結される。ボールランド上にはソルダボール（図示せず）を電気的に接続することができる。
例えば、接続パッドグループ１２０に含まれている各接続パッド１２２は、同一の間隔Ｄ３で離隔され、同一の間隔Ｄ３で離隔された各接続パッド１２２は全て同一のサイズを有する。例えば、同一の間隔Ｄ３で離隔された各接続パッド１２２は同一の幅Ｗ１を有する。
ダミー接続パッド１３０は基板本体１１０の第１面１１２上に配置される。ダミー接続パッド１３０は、例えば、接続パッドグループ１２０の両側にそれぞれ配置される。ダミー接続パッド１３０は接続パッドグループ１２０の両側に、例えば、それぞれ一つが配置される。
ダミー接続パッド１３０は、基板本体１１０の第１面１１２上に島形状に配置される。つまり、ダミー接続パッド１３０は、例えば、ボールランドまたは接続パッドと電気的に連結されていない。これと異なって、ダミー接続パッド１３０は、ボールランドまたは接続パッド１２２と電気的に連結することもできる。
接続パッドグループ１２０の両側に配置された各ダミー接続パッド１３０は、接続パッドグループ１２０に含まれている接続パッド１２２中の最外郭に配置された接続パッド１２２ａに対して、接続パッド１２２間の間隔である前記Ｄ３の間隔で離隔され、また、ダミー接続パッド１３０は各接続パッド１２２と同一の形状を有する。例えば、各ダミー接続パッド１３０は接続パッド１２２と同一の幅Ｗ１を有する。
接続パッド１２２を有する接続パッドグループ１２０およびダミー接続パッド１３０が形成された基板本体１１０の第１面１１２上には、接続パッド１２２およびダミー接続パッド１３０を露出させる開口１４２を有するソルダレジストパターン１４０が形成される。
ソルダレジストパターン１４０の開口１４２は、ソルダレジストパターン１４０に開口１４２を形成する装置の工程偏差によって、開口１４２の形成位置が変動して、これによって接続パッドグループ１２０の両側に配置された各ダミー接続パッド１２２の外側の開口１４２ａ、１４２ｂの開口面積は、互いに相違し得る。例えば、図１の接続パッドグループ１２０の左側に配置された開口１４２ａの開口面積は、図１の接続パッドグループ１２０の右側に配置された開口１４２ｂの開口面積よりも小さく形成され得る。
接続パッド１２２上にはソルダパターン１２５が配置され、ダミー接続パッド１３０上にはダミーソルダパターン１３５が配置される。
各接続パッド１２２上に配置されたソルダパターン１２５は、全て実質的に同一の第１の体積を有する。各接続パッド１２２上に配置されたソルダパターン１２５が皆同一の第１の体積を有する。本実施形態で、各接続パッド１２２上に第１の体積を有するソルダパターン１２５が形成されるのは、接続パッドグループ１２０の両側にダミー接続パッド１３０が配置されるからである。
一方、接続パッドグループ１２０の両側に配置された各ダミー接続パッド１３０の外側の開口１４２ａ、１４２ｂの開口面積が互いに違うので、ダミー接続パッド１３０上に配置されたダミーソルダパターン１３５は、第１の体積とは違った第２の体積を有する。また、接続パッドグループ１２０の両側にそれぞれ配置されたダミーソルダパターン１３５は、互いに異なる体積を有する。
半導体チップ２００は半導体チップ本体２１０を有する。半導体チップ本体２１０は直六面体形状を有して、半導体チップ本体２１０は上面２１２および上面２１２と対向する下面２１４を含む。
半導体チップ２００の下面２１４にはボンディングパッド２２０が配置される。本実施形態において、ボンディングパッド２２０の位置は、例えば、基板１００の接続パッドグループ１２０の各接続パッド１２２と対応する。
ボンディングパッド２２０上にはバンプ２３０が配置される。バンプ２３０は、例えば、ソルダまたは金（ｇｏｌｄ）を含む。本実施形態において、バンプ２３０は、選択的に、基板１００の接続パッドグループ１２０に含まれている接続パッド１２２と電気的に連結される。この時、接続パッドグループ１２０に含まれている各接続パッド１２２上に配置されたソルダパターン１２５は、全て均一な体積および形状を有するから、バンプ２３０およびソルダパターン１２５が接続される時、ソルダパターン１２５の形状および体積差により発生するバンピング（ｂｕｍｐｉｎｇ）不良を防止することができる。
以上、ここでは本発明を特定の実施形態に関連して示し説明したが、本発明はそれに限定されるものではなく、特許請求の範囲に記載した本発明の精神と分野を逸脱しない範囲内で本発明が多様に改造および変更され得るということを、当業界で通常の知識を有する者は容易に理解することができる。
本発明の一実施形態による半導体パッケージ用基板を示した平面図である。 図１のＩ−Ｉ´線に沿って切断した断面図である。 本発明の一実施形態による半導体パッケージを示した断面図である。
符号の説明
１００ 半導体パッケージ用基板
１１０ 基板本体
１１２ 基板本体第１面
１１４ 基板本体第２面
１２０ 接続パッドグループ
１２２ 接続パッド
１２２ａ 最外郭接続パッド
１２５ ソルダパターン
１３０ ダミー接続パッド
１３５ ダミーソルダパターン
１４０ ソルダレジストパターン
１４２，１４２ａ，１４２ｂ 開口
２００ 半導体チップ
２１０ 半導体チップ本体
２１２ 半導体チップ本体上面
２１４ 半導体チップ本体下面
２２０ ボンディングパッド
２３０ バンプ
３００ 半導体パッケージ

Claims (11)

  1. 基板本体、
    前記基板本体の表面に指定された間隔で並列配置された複数個の接続パッドを含む接続パッドグループ、
    前記接続パッドグループの両側にそれぞれ配置されたダミー接続パッド、および
    前記基板本体を覆って、前記ダミー接続パッドと前記接続パッドグループとを露出させる開口を有するソルダレジストパターンを含む半導体パッケージ用基板。
  2. 前記接続パッドにはソルダパターンが配置され、前記ダミー接続パッド上にはダミーソルダパターンが配置されることを特徴とする請求項１に記載の半導体パッケージ用基板。
  3. 前記ソルダパターンは均一な第１の体積を有し、前記ダミーソルダパターンは第１の体積とは異なる第２の体積を有することを特徴とする請求項２に記載の半導体パッケージ用基板。
  4. 隣接した前記接続パッドおよび前記接続パッドと隣接するように配置されたダミー接続パッドは、同一の間隔で離隔されることを特徴とする請求項１に記載の半導体パッケージ用基板。
  5. 前記ダミー接続パッドおよび前記接続パッドは、実質的に同一のサイズを有することを特徴とする請求項１に記載の半導体パッケージ用基板。
  6. 基板本体、前記基板本体の表面に指定された間隔で複数個が並列配置された接続パッドを含む接続パッドグループ、前記接続パッドと隣接するように配置されたダミー接続パッド、および前記ダミー接続パッドと前記接続パッドグループとを露出させる開口を有するソルダレジストパターンを含む基板、
    前記各接続パッドに配置されたソルダパターン、
    前記各ダミー接続パッドに配置されたダミーソルダパターン、ならびに
    前記ソルダパターンと電気的に接続するバンプを有する半導体チップを含む半導体パッケージ。
  7. 隣接した前記接続パッドおよび前記接続パッドと隣接した前記ダミー接続パッドは、同一の間隔で配置されることを特徴とする請求項６に記載の半導体パッケージ。
  8. 前記隣接した前記接続パッドおよび前記接続パッドと隣接した前記ダミー接続パッドは、互いに異なる間隔で配置されることを特徴とする請求項６に記載の半導体パッケージ。
  9. 前記各ソルダパターンは第１の体積を有し、前記各ダミーソルダパターンは第２の体積を有することを特徴とする請求項６に記載の半導体パッケージ。
  10. 前記各ソルダパターンおよび前記各ダミーソルダパターンは、同一の体積を有することを特徴とする請求項６に記載の半導体パッケージ。
  11. 前記接続パッドおよび前記ダミー接続パッドは、実質的に同一のサイズを有することを特徴とする請求項６に記載の半導体パッケージ。
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