JP2012160500A - 回路基板、半導体部品、半導体装置、回路基板の製造方法、半導体部品の製造方法及び半導体装置の製造方法 - Google Patents
回路基板、半導体部品、半導体装置、回路基板の製造方法、半導体部品の製造方法及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2012160500A JP2012160500A JP2011017407A JP2011017407A JP2012160500A JP 2012160500 A JP2012160500 A JP 2012160500A JP 2011017407 A JP2011017407 A JP 2011017407A JP 2011017407 A JP2011017407 A JP 2011017407A JP 2012160500 A JP2012160500 A JP 2012160500A
- Authority
- JP
- Japan
- Prior art keywords
- copper
- oxide layer
- copper oxide
- layer
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 129
- 238000004519 manufacturing process Methods 0.000 title claims description 66
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 claims abstract description 230
- 239000005751 Copper oxide Substances 0.000 claims abstract description 226
- 229910000431 copper oxide Inorganic materials 0.000 claims abstract description 226
- 229910000679 solder Inorganic materials 0.000 claims abstract description 198
- 239000010949 copper Substances 0.000 claims abstract description 168
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 163
- 229910052802 copper Inorganic materials 0.000 claims abstract description 163
- 239000006071 cream Substances 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims description 49
- 230000004907 flux Effects 0.000 claims description 26
- 230000000694 effects Effects 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 9
- 230000004927 fusion Effects 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 abstract description 19
- 238000010438 heat treatment Methods 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 230000000149 penetrating effect Effects 0.000 abstract description 3
- 239000000463 material Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 14
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 12
- 239000000758 substrate Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- BDAGIHXWWSANSR-UHFFFAOYSA-N methanoic acid Natural products OC=O BDAGIHXWWSANSR-UHFFFAOYSA-N 0.000 description 3
- 239000000843 powder Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- UKLNMMHNWFDKNT-UHFFFAOYSA-M sodium chlorite Chemical compound [Na+].[O-]Cl=O UKLNMMHNWFDKNT-UHFFFAOYSA-M 0.000 description 3
- 229960002218 sodium chlorite Drugs 0.000 description 3
- FAPWRFPIFSIZLT-UHFFFAOYSA-M Sodium chloride Chemical compound [Na+].[Cl-] FAPWRFPIFSIZLT-UHFFFAOYSA-M 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 235000019253 formic acid Nutrition 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- VISKNDGJUCDNMS-UHFFFAOYSA-M potassium;chlorite Chemical compound [K+].[O-]Cl=O VISKNDGJUCDNMS-UHFFFAOYSA-M 0.000 description 2
- 239000011734 sodium Substances 0.000 description 2
- SUKJFIGYRHOWBL-UHFFFAOYSA-N sodium hypochlorite Chemical compound [Na+].Cl[O-] SUKJFIGYRHOWBL-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OSWFIVFLDKOXQC-UHFFFAOYSA-N 4-(3-methoxyphenyl)aniline Chemical compound COC1=CC=CC(C=2C=CC(N)=CC=2)=C1 OSWFIVFLDKOXQC-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000011780 sodium chloride Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81009—Pre-treatment of the bump connector or the bonding area
- H01L2224/81024—Applying flux to the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
- H01L2224/81815—Reflow soldering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81909—Post-treatment of the bump connector or bonding area
- H01L2224/8191—Cleaning, e.g. oxide removal step, desmearing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00013—Fully indexed content
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/099—Coating over pads, e.g. solder resist partly over pads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/03—Metal processing
- H05K2203/0315—Oxidising metal
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/04—Soldering or other types of metallurgic bonding
- H05K2203/043—Reflowing of solder coated conductors, not during connection of components, e.g. reflowing solder paste
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
- H05K3/3485—Applying solder paste, slurry or powder
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Abstract
【解決手段】回路基板10は、電極部21を有する配線部20を備える。電極部は、銅層22と、銅層上の酸化銅層23と、酸化銅層を貫通する孔24とを有する。孔により露出された銅層露出部25上には、フリップチップ実装用の半田バンプ1が形成される。半田バンプ形成時には、電極部上にクリーム半田等が塗布されて加熱される。半田は、銅には接着し易いが、酸化銅には接着にくい性質を有しており、この関係が利用される。つまり、クリーム半田加熱時には、半田バンプは、接着し易い銅層露出部上に形成され、酸化銅層上には形成されない。これにより、孔の大きさを調整することで、容易に微小な半田バンプを形成することができ、また、電極部の構造を複雑化する必要もないので、容易にピッチを狭めることができる。
【選択図】図1
Description
前記電極部は、銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する。
前記半田バンプは、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプである。
前記電極部は、銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する。
前記半田バンプは、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプである。
前記回路基板は、電極部と、半田バンプとを具備する。
前記電極部は、銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する。
前記半田バンプは、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプである。
前記半導体部品は、前記除去部により露出された銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記回路基板にフリップチップ実装される。
この場合、前記半導体装置は、前記回路基板及び前記半導体部品の間に充填され、前記十点平均粗さRzが付与された前記酸化銅層の表面と密着しつつ、前記回路基板及び前記半導体部品を固着するアンダーフィルをさらに具備していてもよい。
前記半導体部品は、銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する。
前記回路基板は、前記除去部により露出された銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記半導体部品がフリップチップ実装される。
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部が形成される。
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプが形成される。
請求項12に記載の回路基板の製造方法であって、
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部が形成される。
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプが形成される。
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部が形成される。
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプが形成される。
前記半田バンプを介して、前記除去部により露出された前記銅層と、前記半導体部品の前記被接合部とが溶融接合される。
この場合、上記半導体装置の製造方法は、さらに、前記回路基板及び前記半導体部品の間にアンダーフィルを充填して、前記アンダーフィルを前記十点平均粗さRzが付与された酸化銅層の表面と密着させつつ、前記アンダーフィルにより前記回路基板及び前記半導体部品を固着させてもよい。
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部が形成される。
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプが形成される。
前記半田バンプを介して、前記除去部により露出された前記銅層と、回路基板の前記被接合部とが溶融接合される。
図1は、本実施形態に係る回路基板を示す平面図である。図2は、図1に示すa―a’間の断面図である。
次に、回路基板10の製造方法について説明する。
図3〜図7は、回路基板10の製造方法を説明するための模式図である。図3(A)〜図7(A)は、それぞれ各工程での回路基板10を示す平面図である。図3(B)〜図7(B)は、それぞれ、図3(A)〜図7(A)に示すa−a’間の断面図である。
4Cu+NaClO2→2Cu2O+NaCl・・・(1)
Cu2O+H2O→Cu(OH)2+Cu・・・(2)
Cu(OH)2→CuO+H2O (60℃<)・・・(3)
Cu(OH)2+2NaOH→Na2CuO2+2H2O・・・(4)
Na2CuO2+H2O→CuO+2NaOH・・・(5)
次に、ICチップ(IC:Integrated Circuit)等の半導体部品60を回路基板10にフリップチップ実装することによる半導体装置100の製造方法について説明する。
(1)銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、
前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプと
を具備する回路基板。
(2)前記(1)に記載の回路基板であって、
前記酸化銅層は、表面に所定の十点平均粗さRzが付与されて前記酸化銅層上に形成される回路基板。
(3)前記(2)に記載の回路基板であって、
前記十点平均粗さRzは、20nm以上200nm以下である回路基板。
(4)前記(2)又は(3)に記載の回路基板であって、
前記酸化銅層は、前記銅層がウェット処理されることで前記銅層上に形成され、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さRzが付与される回路基板。
(5)前記(2)乃至(4)の何れか1つに記載の回路基板であって、
前記半田バンプは、前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田が、前記電極部上に塗布されて形成される回路基板。
(6)銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、
前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプと
を具備する半導体部品。
(7)銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する回路基板と、
前記除去部により露出された前記銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記回路基板にフリップチップ実装される半導体部品と
を具備する半導体装置。
(8)前記(7)に記載の半導体装置であって、
前記酸化銅層は、表面に所定の十点平均粗さRzが付与されて前記酸化銅層上に形成され、
前記半導体装置は、前記回路基板及び前記半導体部品の間に充填され、前記十点平均粗さRzが付与された前記酸化銅層の表面と密着しつつ、前記回路基板及び前記半導体部品を固着するアンダーフィルをさらに具備する半導体装置。
(9)前記(8)に記載の半導体装置であって、
前記除去部により露出された前記銅層と被接合部とは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたフラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して溶融接合される半導体装置。
(10)銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する半導体部品と、
前記除去部により露出された前記銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記半導体部品がフリップチップ実装される回路基板と
を具備する半導体装置。
(11)回路基板の電極部の銅層上に、酸化銅層を形成し、
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成する
回路基板の製造方法。
(12)前記(11)に記載の回路基板の製造方法であって、
前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さRzが付与されるように前記酸化銅層を形成する回路基板の製造方法。
(13)前記(12)に記載の回路基板の製造方法であって、
前記十点平均粗さRzは、20nm以上200nm以下である回路基板の製造方法。
(14)前記(12)又は(13)に記載の回路基板の製造方法であって、
前記酸化銅層を形成するステップは、ウェット処理により前記銅層上に酸化銅層を形成し、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さRzを付与する回路基板の製造方法。
(15)前記(12)乃至(14)のいずれか1つに記載の回路基板の製造方法であって、
前記半田バンプを形成するステップは、前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田を、前記電極部上に塗布して前記半田バンプを形成する回路基板の製造方法。
(16)半導体部品の電極部の銅層上に、酸化銅層を形成し、
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成する
半導体部品の製造方法。
(17)回路基板の電極部の銅層上に、酸化銅層を形成し、
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成し、
前記半田バンプを介して、前記除去部により露出された前記銅層と、半導体部品の前記被接合部とを溶融接合する
半導体装置の製造方法。
(18)前記(17)に記載の半導体装置の製造方法であって、
前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さRzが付与されるように、前記酸化銅層を形成し、
前記半導体装置の製造方法は、さらに、
前記回路基板及び前記半導体部品の間にアンダーフィルを充填して、前記アンダーフィルを前記十点平均粗さRzが付与された酸化銅層の表面と密着させつつ、前記アンダーフィルにより前記回路基板及び前記半導体部品を固着させる半導体装置の製造方法。
(19)前記(18)に記載の半導体装置の製造方法であって、
前記溶融接合するステップは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層の表面を除去しないように活性力が調整されたフラックスを前記半田バンプ及び酸化銅層上に塗布し、前記フラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して、前記除去部により露出された前記銅層と、前記半導体部品の前記被接合部とを溶融接合する半導体装置の製造方法。
(20)半導体部品の電極部の銅層上に、酸化銅層を形成し、
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成し、
前記半田バンプを介して、前記除去部により露出された前記銅層と、回路基板の前記被接合部とを溶融接合する
半導体装置の製造方法。
5…フラックス
7…アンダーフィル
10…回路基板
11、31…基材
12、32…ソルダーレジスト
20、40…配線部
21、41…電極部
22…銅層
23…酸化銅層
24…孔
25…銅層露出部
50…インターポーザ
60…半導体部品
61…バンプ
100…半導体装置
Claims (20)
- 銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、
前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプと
を具備する回路基板。 - 請求項1に記載の回路基板であって、
前記酸化銅層は、表面に所定の十点平均粗さRzが付与されて前記酸化銅層上に形成される
回路基板。 - 請求項2に記載の回路基板であって、
前記十点平均粗さRzは、20nm以上200nm以下である
回路基板。 - 請求項2に記載の回路基板であって、
前記酸化銅層は、前記銅層がウェット処理されることで前記銅層上に形成され、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さRzが付与される
回路基板。 - 請求項2に記載の回路基板であって、
前記半田バンプは、前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田が、前記電極部上に塗布されて形成される
回路基板。 - 銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、
前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプと
を具備する半導体部品。 - 銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する回路基板と、
前記除去部により露出された前記銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記回路基板にフリップチップ実装される半導体部品と
を具備する半導体装置。 - 請求項7に記載の半導体装置であって、
前記酸化銅層は、表面に所定の十点平均粗さRzが付与されて前記酸化銅層上に形成され、
前記半導体装置は、前記回路基板及び前記半導体部品の間に充填され、前記十点平均粗さRzが付与された前記酸化銅層の表面と密着しつつ、前記回路基板及び前記半導体部品を固着するアンダーフィルをさらに具備する
半導体装置。 - 請求項8に記載の半導体装置であって、
前記除去部により露出された前記銅層と被接合部とは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたフラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して溶融接合される
半導体装置。 - 銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する半導体部品と、
前記除去部により露出された前記銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記半導体部品がフリップチップ実装される回路基板と
を具備する半導体装置。 - 回路基板の電極部の銅層上に、酸化銅層を形成し、
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成する
回路基板の製造方法。 - 請求項11に記載の回路基板の製造方法であって、
前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さRzが付与されるように前記酸化銅層を形成する
回路基板の製造方法。 - 請求項12に記載の回路基板の製造方法であって、
前記十点平均粗さRzは、20nm以上200nm以下である
回路基板の製造方法。 - 請求項12に記載の回路基板の製造方法であって、
前記酸化銅層を形成するステップは、ウェット処理により前記銅層上に酸化銅層を形成し、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さRzを付与する
回路基板の製造方法。 - 請求項12に記載の回路基板の製造方法であって、
前記半田バンプを形成するステップは、
前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田を、前記電極部上に塗布して前記半田バンプを形成する
回路基板の製造方法。 - 半導体部品の電極部の銅層上に、酸化銅層を形成し、
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成する
半導体部品の製造方法。 - 回路基板の電極部の銅層上に、酸化銅層を形成し、
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成し、
前記半田バンプを介して、前記除去部により露出された前記銅層と、半導体部品の前記被接合部とを溶融接合する
半導体装置の製造方法。 - 請求項17に記載の半導体装置の製造方法であって、
前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さRzが付与されるように、前記酸化銅層を形成し、
前記半導体装置の製造方法は、さらに、
前記回路基板及び前記半導体部品の間にアンダーフィルを充填して、前記アンダーフィルを前記十点平均粗さRzが付与された酸化銅層の表面と密着させつつ、前記アンダーフィルにより前記回路基板及び前記半導体部品を固着させる
半導体装置の製造方法。 - 請求項18に記載の半導体装置の製造方法であって、
前記溶融接合するステップは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層の表面を除去しないように活性力が調整されたフラックスを前記半田バンプ及び酸化銅層上に塗布し、前記フラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して、前記除去部により露出された前記銅層と、前記半導体部品の前記被接合部とを溶融接合する
半導体装置の製造方法。 - 半導体部品の電極部の銅層上に、酸化銅層を形成し、
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成し、
前記半田バンプを介して、前記除去部により露出された前記銅層と、回路基板の前記被接合部とを溶融接合する
半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011017407A JP2012160500A (ja) | 2011-01-31 | 2011-01-31 | 回路基板、半導体部品、半導体装置、回路基板の製造方法、半導体部品の製造方法及び半導体装置の製造方法 |
CN2012100193448A CN102625575A (zh) | 2011-01-31 | 2012-01-20 | 电路板、半导体元件、半导体装置及其制造方法 |
US13/357,046 US8987899B2 (en) | 2011-01-31 | 2012-01-24 | Circuit board, semiconductor element, semiconductor device, method for manufacturing circuit board, method for manufacturing semiconductor element, and method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011017407A JP2012160500A (ja) | 2011-01-31 | 2011-01-31 | 回路基板、半導体部品、半導体装置、回路基板の製造方法、半導体部品の製造方法及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012160500A true JP2012160500A (ja) | 2012-08-23 |
JP2012160500A5 JP2012160500A5 (ja) | 2014-03-13 |
Family
ID=46565187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011017407A Pending JP2012160500A (ja) | 2011-01-31 | 2011-01-31 | 回路基板、半導体部品、半導体装置、回路基板の製造方法、半導体部品の製造方法及び半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8987899B2 (ja) |
JP (1) | JP2012160500A (ja) |
CN (1) | CN102625575A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014127649A (ja) * | 2012-12-27 | 2014-07-07 | Hitachi Chemical Dupont Microsystems Ltd | 半導体装置の製造方法 |
KR101497192B1 (ko) * | 2012-12-27 | 2015-02-27 | 삼성전기주식회사 | 전자부품 내장 인쇄회로기판 및 그 제조방법 |
JP2016086069A (ja) * | 2014-10-24 | 2016-05-19 | 三菱電機株式会社 | 半導体素子および半導体装置 |
JP2017092152A (ja) * | 2015-11-05 | 2017-05-25 | 日立化成デュポンマイクロシステムズ株式会社 | 多層体、その製造方法及び半導体装置 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9659893B2 (en) | 2011-12-21 | 2017-05-23 | Mediatek Inc. | Semiconductor package |
US8633588B2 (en) | 2011-12-21 | 2014-01-21 | Mediatek Inc. | Semiconductor package |
US9461008B2 (en) | 2012-08-16 | 2016-10-04 | Qualcomm Incorporated | Solder on trace technology for interconnect attachment |
KR102306673B1 (ko) | 2014-09-22 | 2021-09-29 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
CN106604540B (zh) * | 2015-10-19 | 2019-08-13 | 南昌欧菲光电技术有限公司 | 电路板 |
TWI713166B (zh) * | 2020-02-17 | 2020-12-11 | 頎邦科技股份有限公司 | 晶片封裝構造及其電路板 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09312465A (ja) * | 1996-05-21 | 1997-12-02 | Omron Corp | 回路基板及びその製造方法 |
JP2005252162A (ja) * | 2004-03-08 | 2005-09-15 | Sharp Corp | 半導体装置及びその製造方法 |
JP2006237151A (ja) * | 2005-02-23 | 2006-09-07 | Shinko Electric Ind Co Ltd | 配線基板および半導体装置 |
WO2010061428A1 (ja) * | 2008-11-28 | 2010-06-03 | 富士通株式会社 | 電子装置の製造方法、電子部品搭載用基板及びその製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3420076B2 (ja) | 1998-08-31 | 2003-06-23 | 新光電気工業株式会社 | フリップチップ実装基板の製造方法及びフリップチップ実装基板及びフリップチップ実装構造 |
US6770971B2 (en) * | 2002-06-14 | 2004-08-03 | Casio Computer Co., Ltd. | Semiconductor device and method of fabricating the same |
US8133762B2 (en) * | 2009-03-17 | 2012-03-13 | Stats Chippac, Ltd. | Semiconductor device and method of providing z-interconnect conductive pillars with inner polymer core |
US8193034B2 (en) * | 2006-11-10 | 2012-06-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertical interconnect structure using stud bumps |
-
2011
- 2011-01-31 JP JP2011017407A patent/JP2012160500A/ja active Pending
-
2012
- 2012-01-20 CN CN2012100193448A patent/CN102625575A/zh active Pending
- 2012-01-24 US US13/357,046 patent/US8987899B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09312465A (ja) * | 1996-05-21 | 1997-12-02 | Omron Corp | 回路基板及びその製造方法 |
JP2005252162A (ja) * | 2004-03-08 | 2005-09-15 | Sharp Corp | 半導体装置及びその製造方法 |
JP2006237151A (ja) * | 2005-02-23 | 2006-09-07 | Shinko Electric Ind Co Ltd | 配線基板および半導体装置 |
WO2010061428A1 (ja) * | 2008-11-28 | 2010-06-03 | 富士通株式会社 | 電子装置の製造方法、電子部品搭載用基板及びその製造方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014127649A (ja) * | 2012-12-27 | 2014-07-07 | Hitachi Chemical Dupont Microsystems Ltd | 半導体装置の製造方法 |
KR101497192B1 (ko) * | 2012-12-27 | 2015-02-27 | 삼성전기주식회사 | 전자부품 내장 인쇄회로기판 및 그 제조방법 |
US10015884B2 (en) | 2012-12-27 | 2018-07-03 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board including embedded electronic component and method for manufacturing the same |
US10887995B2 (en) | 2012-12-27 | 2021-01-05 | Samsung Electro-Mechanics Co., Ltd. | Method for manufacturing a printed circuit board including an embedded electronic component |
JP2016086069A (ja) * | 2014-10-24 | 2016-05-19 | 三菱電機株式会社 | 半導体素子および半導体装置 |
JP2017092152A (ja) * | 2015-11-05 | 2017-05-25 | 日立化成デュポンマイクロシステムズ株式会社 | 多層体、その製造方法及び半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
CN102625575A (zh) | 2012-08-01 |
US8987899B2 (en) | 2015-03-24 |
US20120267778A1 (en) | 2012-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2012160500A (ja) | 回路基板、半導体部品、半導体装置、回路基板の製造方法、半導体部品の製造方法及び半導体装置の製造方法 | |
JP5113114B2 (ja) | 配線基板の製造方法及び配線基板 | |
JP4729963B2 (ja) | 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法 | |
JP5645592B2 (ja) | 半導体装置の製造方法 | |
TW200525666A (en) | Bump-on-lead flip chip interconnection | |
TW201417196A (zh) | 晶片封裝基板和結構及其製作方法 | |
JP2009004454A (ja) | 電極構造体及びその形成方法と電子部品及び実装基板 | |
JP2007123443A (ja) | 回路基板、半導体装置、及び半導体装置の製造方法 | |
JP2012049250A (ja) | 配線基板の製造方法 | |
JP2006303305A (ja) | 半導体装置 | |
JP2009049248A (ja) | 半導体装置及びその製造方法 | |
JP2019125709A (ja) | 配線基板及びその製造方法と電子部品装置 | |
JP2006351950A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2008109138A (ja) | 積層チップパッケージ及び該パッケージの製造方法 | |
JP2008288490A (ja) | チップ内蔵基板の製造方法 | |
JP4736762B2 (ja) | Bga型半導体装置及びその製造方法 | |
JP5699610B2 (ja) | 実装構造体及びその製造方法、並びに、電子装置 | |
JP2009099816A (ja) | 半導体装置とその製造方法および半導体装置の実装方法 | |
JP5685807B2 (ja) | 電子装置 | |
JP2005268346A (ja) | 半導体パッケージ基板とその製造方法 | |
JP2010171125A (ja) | 半導体装置およびその製造方法 | |
JP2008140868A (ja) | 多層配線基板および半導体装置 | |
JP2006147620A (ja) | フリップチップ実装半導体装置の製造方法及びフリップチップ実装半導体装置 | |
JP2013102020A (ja) | 半導体パッケージ基板 | |
JP2006108182A (ja) | 半導体装置およびその実装体およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140123 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140123 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141028 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141125 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150407 |