KR101497192B1 - 전자부품 내장 인쇄회로기판 및 그 제조방법 - Google Patents

전자부품 내장 인쇄회로기판 및 그 제조방법 Download PDF

Info

Publication number
KR101497192B1
KR101497192B1 KR20120155031A KR20120155031A KR101497192B1 KR 101497192 B1 KR101497192 B1 KR 101497192B1 KR 20120155031 A KR20120155031 A KR 20120155031A KR 20120155031 A KR20120155031 A KR 20120155031A KR 101497192 B1 KR101497192 B1 KR 101497192B1
Authority
KR
South Korea
Prior art keywords
electronic component
external electrode
core
insulating layer
cavity
Prior art date
Application number
KR20120155031A
Other languages
English (en)
Other versions
KR20140084974A (ko
Inventor
이승은
신이나
정율교
이두환
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR20120155031A priority Critical patent/KR101497192B1/ko
Priority to TW102136159A priority patent/TWI504321B/zh
Priority to JP2013218117A priority patent/JP2014131006A/ja
Priority to US14/073,206 priority patent/US10015884B2/en
Publication of KR20140084974A publication Critical patent/KR20140084974A/ko
Priority to JP2014185127A priority patent/JP5902266B2/ja
Application granted granted Critical
Publication of KR101497192B1 publication Critical patent/KR101497192B1/ko
Priority to JP2015134194A priority patent/JP6325489B2/ja
Priority to US15/993,107 priority patent/US10887995B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.

Abstract

본 발명은 전자부품 내장 인쇄회로기판 및 그 제조방법에 관한 것이다.
본 발명의 전자부품 내장 인쇄회로기판은, 캐비티가 형성된 코어; 상기 캐비티에 삽입되고, 양측부에 구비된 외부전극 표면에 조도면이 형성되되, 상기 조도면의 일부분에 저조도면이 형성된 전자부품; 상기 코어의 상, 하부에 적층되고, 상기 캐비티 내에 삽입된 상기 전자부품의 외주면과 접합되는 절연층; 및 상기 절연층 상에 구비된 외부 회로패턴;을 포함한다.

Description

전자부품 내장 인쇄회로기판 및 그 제조방법{A PRINTED CIRCUIT BOARD COMPRISING EMBEDED ELECTRONIC COMPONENT WITHIN AND A METHOD FOR MANUFACTURING}
본 발명은 부품 내장 인쇄회로기판 및 그 제조방법에 관한 것이다.
휴대폰을 비롯한 IT 분야의 전자기기들이 경박단소화되면서 기판의 크기가 제한적이고, 전자기기들의 다기능이 요구되면서 기판의 제한된 면적에 더 많은 기능 구현을 위한 전자부품들의 실장이 필요하다.
그러나, 기판의 사이즈가 제한됨에 따라 전자부품의 실장 면적을 충분히 확보할 수 없기 때문에 IC, 반도체칩 등의 능동소자와 수동소자 등의 전자부품들이 기판 내에 삽입되는 기술이 요구되고 있다. 최근에는 능동소자와 수동소자를 동일층에 내장하거나 상호 적층되어 기판 내부에 내장되는 기술도 개발이 진행되고 있다.
통상적으로, 부품 내장 인쇄회로기판의 제조방법은 간략하게 기판의 코어에 캐비티를 형성하고, 캐비티 내에 각종 소자와 IC 및 반도체 칩 등의 전자부품을 삽입한다. 이 후에 캐비티 내부와 전자부품이 삽입된 코어 상에 프리프레그 등의 수지재를 도포하여 전자부품이 고정됨과 아울러 절연층을 형성하도록 하며, 절연층에 비아홀 또는 관통홀을 형성함과 아울러 도금에 의한 회로 형성에 의해서 전자부품이 기판 외부와 전기적으로 도통할 수 있도록 한다.
이때, 상기 비아홀 또는 관통홀 내부와 그 상부에는 도금에 의한 회로 패턴이 형성되어 기판에 내장된 전자부품과 전기적 연결 수단으로 이용되며, 절연층을 기판의 상, 하면에 순차적으로 적층하여 전자부품이 내장된 다층의 인쇄회로기판이 제작될 수 있다.
이와 같은 종래의 부품 내장 인쇄회로기판은, 코어에 내장된 전자부품의 외주면을 감싸는 절연재와 접합 성능을 향상시키기 위해서 전자부품의 외부전극을 포함한 외주면에 조도를 형성시켜 내장하고 있다.
그러나, 전자부품과 외부 회로패턴의 전기적 연결을 위한 비아홀 형성 영역의 외부전극에도 조도가 형성되어 있기 때문에 비아홀 내부에 충진된 도금층과 외부전극이 분리되는 비아 크랙 현상이 발생되는 문제점이 있다.
또한, 종래의 부품 내장 인쇄회로기판은 레이져를 이용한 비아 가공시 난반사로 인해 비아 가공 불량이 발생될 수 있고, 비아 내부의 시드층 도금시 도금 두께가 불균일하게 형성될 수 있으며, 디시미어 또는 산세 처리시 처리액이 제거되지 않는 액고임 현상 등의 문제점이 발생될 수 있다.
일본공개특허공보 제2002-111219호
따라서, 본 발명의 일 목적은 내장된 전자부품의 외부전극과 비아홀 내부에 충진된 도금층의 접합 신뢰성이 향상된 전자부품 내장 인쇄회로기판을 제공하는 것이다.
본 발명의 일 목적은 내장된 전자부품의 외부전극과 비아홀 내부에 충진된 도금층의 접합 신뢰성이 향상된 전자부품 내장 인쇄회로기판의 제조방법을 제공하는 것이다.
본 발명의 상기 목적은, 캐비티가 형성된 코어; 상기 캐비티에 삽입되고, 양측부에 구비된 외부전극 표면에 조도면이 형성되되, 상기 외부전극의 상부와 하부의 비아 형성 영역(A)에 저조도면이 형성된 전자부품; 상기 코어의 상, 하부에 적층되고, 상기 캐비티 내에 삽입된 상기 전자부품의 외주면과 접합되며, 상기 비아 형성 영역(A)의 저조도면과 하부가 접합되는 비아가 형성된 절연층; 및 상기 절연층 상에 구비된 외부 회로패턴;을 포함하는 전자부품 내장 인쇄회로기판이 제공됨에 의해서 달성된다.
상기 절연층에는, 상기 외부 회로패턴 및 상기 외부전극을 전기적으로 연결하는 비아를 더 포함하며, 상기 절연층이 상기 캐비티 및 상기 전자부품 사이의 공간을 충진할 수 있다.
상기 코어는, 상, 하면에 소정 패턴의 회로층이 형성되고, 상, 하면의 회로층이 쓰루홀을 통해 전기적으로 연결될 수 있다.
상기 저조도면은, 상기 절연층에 형성된 비아의 하부와 접속되는 비아 형성 영역(A)이며, 상기 조도면은, 상기 외부전극의 표면 거칠기(Ra)가 0.05 내지 1 ㎛의 범위로 형성되고, 상기 저조도면은, 상기 외부전극에서 표면 거칠기(Ra)가 0.03㎛ 이하로 구성될 수 있다.
또한, 본 발명의 다른 목적은, 코어에 관통홀 형태의 캐비티를 형성하고, 상기 코어의 하면에 캐리어를 부착하는 단계; 양측부에 외부전극이 형성되고, 상기 외부전극의 표면에 조도면이 형성된 전자부품을 상기 캐비티 내에 삽입하는 단계; 상기 전자부품이 내장된 상기 코어의 상부에 절연층을 형성하는 단계; 상기 코어의 하면에 부착된 캐리어를 제거하는 단계; 상기 절연층이 형성된 코어의 반대면에 다른 절연층을 형성하는 단계; 및 상기 코어 상, 하부의 절연층에 형성된 비아와 접속되는 상기 전자부품의 양측부에 형성된 외부전극 상, 하부의 비아 형성 영역(A) 상에 저조도면을 형성하는 단계; 상기 전자부품과 상기 비아를 통해 전기적으로 연결되는 외부 회로패턴을 형성하는 단계;를 포함하는 전자부품 내장 인쇄회로기판의 제조방법이 제공됨에 의해서 달성된다.
이상에서 설명한 바와 같이, 본 발명에 따른 전자부품 내장 인쇄회로기판 및 그 제조방법은 인쇄회로기판을 구성하는 코어 내부에 내장되는 전자부품의 외부전극에 조도면을 형성하고, 조도면 중의 비아 형성 영역에 저조도면을 형성함으로써, 절연층과 외부전극의 접촉 면적이 증대됨에 따라 전자부품과 절연층과의 접합 신뢰성이 향상되는 장점이 있다.
또한, 본 발명은 외부전극의 비아 형성 영역에 형성된 저조도면은 조도면에 비해 비교적 평탄면으로 구성되기 때문에 비아 내부에 충진된 도금층과 외부전극의 접합 성능이 향상되어 비아 크랙 등의 접속 불량을 방지할 수 있는 작용효과가 발휘된다.
도 1은 본 발명에 따른 전자부품 내장 인쇄회로기판의 단면도.
도 2는 본 발명에 따른 전자부품 내장 인쇄회로기판의 제조 공정이 도시된 순서도.
본 발명에 따른 전자부품 내장 인쇄회로기판 및 그 제조방법의 상기 목적에 대한 기술적 구성을 비롯한 작용효과에 관한 사항은 본 발명의 바람직한 실시예가도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.
전자부품 내장 인쇄회로기판
먼저, 도 1은 본 발명에 따른 전자부품 내장 인쇄회로기판의 단면도이다.
도시된 바와 같이, 본 발명에 따른 전자부품 내장 인쇄회로기판(100)은 캐비티(111)가 형성된 코어(110)의 내부에 전자부품(200)이 내장되고, 코어(110)의 상, 하부에 절연층(120)이 적층되되, 코어(110)에 내장된 전자부품(200)의 외주면에 거칠기(Ra)를 가지는 조도면(202a)이 형성되고, 상기 조도면(202a)의 비아 형성 영역이 저조도면(202b)으로 형성된 전자부품 내장 인쇄회로기판이 제공될 수 있다.
상기 전자부품 내장 인쇄회로기판(100)은 코어(110)에 내장되는 전자부품(200)이 일개소에 내장된 것으로 도시되었으나, 이에 한정되는 것은 아니고 단위 유닛의 인쇄회로기판마다 일정한 간격으로 내장되는 것이며, 내장 전자부품의 종류에 따라 하나 이상의 전자부품(200)이 내장될 수 있다.
상기 코어(110)에는 관통홀의 형태로 캐비티(111)가 형성될 수 있으며, 캐비티(111)는 레이져 가공 또는 CNC를 이용한 드릴링 가공을 통해 형성될 수 있다. 이때, 캐비티(111)는 내부에 삽입되는 전자부품(200)의 폭과 동일하거나 크게 형성될 수 있다.
또한, 상기 코어(110)는 상, 하면에 각각 회로층(112)이 소정의 패턴으로 형성될 수 있으며, 각 회로층(112)들은 코어(110)를 관통하는 비아 또는 쓰루홀(113)을 통해 전기적으로 연결될 수 있다. 이때, 코어(110)는 절연 재질로 구성되나, 기판의 방열 효율을 향상시키기 위하여 알루미늄 등과 같은 금속 재질로 구성될 수도 있다. 금속 재질의 코어로 형성될 경우에는 회로층 형성 전에 쇼트 방지를 위한 절연층 또는 아노다이징 공정을 이용한 산화절연층이 더 형성되어야 한다.
한편, 상기 코어(110)의 캐비티(111) 내부에는 전자부품(200)이 삽입되는 데, 전자부품(200)은 MLCC, LTCC, 칩저항체 등의 수동소자 외에도 IC, 반도체 칩, CPU 등의 능동소자들이 삽입될 수 있다. 이때, 전자부품의 높이는 코어의 높이보다 높게 형성될 수 있으나, 코어(110) 상, 하부의 절연층(120)의 두께 등을 감안하여 코어(110)의 높이와 동일하게 형성하는 것이 바람직하다.
여기서, 상기 전자부품(200)은 대표적으로 도면에 도시된 바와 같은 형태의 수동소자인 MLCC를 예로 들어 설명하면, 복수층의 내부전극이 형성된 본체(201)와, 본체(201)의 양측부에 양극과 음극의 외부전극(202)이 형성될 수 있으며, 양측의 외부전극(202)이 각각 절연층(120)에 형성된 비아(121)를 통해 외부 회로패턴(130)과 물리적, 적기적으로 연결될 수 있다.
전자부품(200)이 내장된 코어(110)의 상, 하면에는 각각 절연층(120)이 적층될 수 있다. 절연층(120)은 프리프레그(PPG) 등의 절연 재질로 형성될 수 있으며, 코어(110)의 상, 하면에 형성된 회로층(112)과 절연층(120) 상에 형성된 외부 회로패턴(130)을 전기적으로 연결시키기 위한 비아(121)가 형성될 수 있다. 이때, 비아(121)는 코어(110)에 내장된 전자부품(200)의 외부전극(202) 상에 접속되어 전자부품(200)의 외부전극(202)이 외부 회로패턴(130)과 전기적으로 연결될 수 있다. 여기서, 상기 비아(121)의 하부가 전자부품(200)의 외부전극(202) 상에 접속될 때 외부전극(202) 상에 비아(121)의 하부가 접속되는 영역을 비아 형성 영역(A)으로 정의하기로 한다.
상기 전자부품(200)의 외주면에는 조도면(202a)이 형성될 수 있다. 전자부품(200)의 외주면에 형성된 조도면(202a)은 외부전극(202) 사이로 노출된 본체(201)의 상, 하면을 비롯하여 외부전극(202) 표면에 형성될 수 있다. 또한, 상기 전자부품(200)의 상, 하면을 제외한 외부전극(202)의 표면에만 형성될 수도 있다.
한편, 상기 전자부품(200)의 외주면에 형성된 조도면(202a) 중에서 상기 절연층(120)에 형성된 비아(121)의 하부가 접속되는 영역인 비아 형성 영역(A)이 저조도면(202b)으로 형성될 수 있다.
전자부품(200) 외부전극(202)의 저조도면(202b)은 조도면(202a)에 비해 비교적 평탄한 평면으로 형성될 수 있으며, 조도면(202a)의 거칠기(Ra)가 0.05 내지 1㎛의 범위로 형성될 수 있으며, 저조도면(202b)의 거칠기(Ra)가 0.05㎛ 이하로 형성되도록 함이 바람직하다. 덧붙여, 저조도면(202b)은 외부전극(202)의 특성상 0의 조도, 즉 거칠기(Ra)가 없는 평탄면으로 형성되기에는 불가능함에 따라 거칠기(Ra)의 하한 범위가 0 이상으로 존재하는 것은 당연한 것이다.
이와 같이 구성된 전자부품(200) 외부전극(202)의 표면 거칠기(Ra) 범위에 의해서 외부전극(202)의 조도면(202a)은 비교적 큰 표면 거칠기(Ra)에 의해서 절연층(120)과의 접촉 면적이 증대됨에 따라 접합 신뢰성이 향상될 수 있다. 또한, 외부전극(202)에 형성된 저조도면(202b)은 조도면(202a)에 비해 비교적 평탄면으로 구성되기 때문에 절연층(120)의 비아(121) 내부에 충진된 도금층(131)과 접합 성능이 향상되어 비아 크랙 등의 접속 불량을 방지할 수 있다.
이와 같이 구성된 전자부품 내장 인쇄회로기판(100)은 캐비티(111)가 형성된 코어(110)의 내부에 삽입되는 전자부품(200)의 제작 시, 전자부품(200) 표면의 산세, 산화 또는 외부전극(202)의 도핑시에 금속 분말을 증가시키는 방법으로 조도면(202a)을 형성할 수 있고, 외부전극(202) 또는 전체 표면에 조도면(202a)이 형성된 전자부품(200)을 코어(110)에 삽입하고 외부전극(202)의 비아 형성 영역(A)에 별도의 공정을 통해 저조도면(202b)이 형성될 수 있도록 할 수 있다. 이에 대한 구체적인 제조방법에 대해서는 전자부품 내장 인쇄회로기판의 제조 공정도가 도시된 도면을 참조하여 아래에서 다시 설명하기로 한다.
상기 전자부품(200)이 내장된 코어(110)의 상, 하부에는 각각 절연층(120)이 형성될 수 있다. 절연층(120)은 절연 재질, 즉 프리프레그와 같은 절연 수지재가 적층되고 경화되어 형성될 수 있으며, 절연층(120)의 적층, 경화시 전자부품(200)의 양측면의 캐비티(111) 내부 공간으로 레진이 유입되어 전자부품(200)의 위치 고정이 이루어지도록 할 수 있다.
상기 절연층(120)에는 다수의 비아(121)가 형성될 수 있다. 상기 비아(121)는 코어(110)에 구성된 캐비티(111)와 마찬가지로 레이져 가공 또는 CNC를 이용한 드릴링 가공에 의해서 형성될 수 있으며, 비아(121)를 가공한 후에 비아를 포함한 절연층(120)의 상면에 도금층을 형성하고, 도금층을 에칭하여 상기 전자부품(200)과 전기적으로 연결되는 회로 패턴(130)이 형성될 수 있다.
전자부품 내장 인쇄회로기판의 제조방법
상기와 같이 구성된 본 실시예의 전자부품 내장 인쇄회로기판에 대한 제조방법을 아래 도시된 도면을 참조하여 설명하면 다음과 같다.
먼저, 도 2는 본 발명에 따른 전자부품 내장 인쇄회로기판의 제조 공정이 도시된 순서도이다.
먼저, 도 2a에 도시된 바와 같이 절연 재질로 구성된 코어(110)에 관통홀 형태의 캐비티(111)를 형성한다. 캐비티(111)는 레이저 가공 또는 드릴링 가공에 의해 형성될 수 있으며, 캐비티(111)는 소정의 크기로 형성되되, 내부에 삽입되는 전자부품(200)의 폭과 동일하거나 크게 형성될 수 있다.
부가적으로, 상기 코어(110)의 하면에 캐리어(C)가 부착될 수 있다. 캐리어(C)는 관통홀로 구성된 캐비티(111) 내에 전자부품의 삽입시 전자부품(200)의 위치를 고정할 수 있도록 한 부재로써, 전자부품(200)이 캐비티(111) 내에서 이탈되지 않도록 하며, 상면에 접착부재가 도포되어 전자부품(200)이 임시로 고정될 수 있도록 할 수 있다.
다음, 도 2b에 도시된 바와 같이 코어(110)의 캐비티(111) 내에 전자부품(200)을 삽입하여 캐리어(C) 상에 위치되도록 한다. 상기 전자부품(200)은 코어(110)의 두께와 동일한 높이를 가진 전자부품(200)이 삽입되는 것이 바람직하며, 전자부품(200)의 높이가 더 높을 경우에는 높이를 동일하게 하기 위하여 코어(110)의 두께를 더 두껍게 구성할 필요가 있다.
한편, 상기 코어(110)의 내부에 전자부품(200)을 삽입하기 전에 상기 전자부품(200)의 외주면 또는 전자부품(200)에 형성된 외부전극(202)의 표면에 소정의 표면 거칠기(Ra)가 부여된 조도면(202a)을 형성할 수 있다. 이때, 상기 조도면(202a)의 표면 거칠기(Ra)는 0.05 내지 1㎛ 의 범위 내에서 형성될 수 있으며, 0.05㎛ 이하의 표면 거칠기(Ra)를 가질 경우, 전자부품(200)의 외주면에 접합되는 절연층(120)과 접합 신뢰성이 저하될 수 있으며, 1㎛ 이상의 표면 거칠기(Ra)를 가질 경우 절연층(120)과의 접합 신뢰성은 유지될 수 있으나 비아 가공시 외부전극 표면의 거친면에 레이저 난반사가 발생됨에 의해서 비아 크기가 균일하게 가공되지 않고 불규칙한 형상의 비아 가공 불량과, 절연층(120) 적층시 외부전극(202)과의 접합면에 보이드가 발생될 수 있다.
여기서, 도 2b에 도시된 바의 전자부품(200)의 외부전극(202) 상에 조도면(202a)을 형성하기 위한 방법으로는 대략 3가지의 방법으로 형성될 수 있는 바, 첫번째 방법으로는 전자부품(200)의 외부전극(202) 표면을 산세 처리하여 표면 거칠기(Ra)가 0.05 내지 1㎛의 범위로 형성될 수 있다. 외부전극(202)의 산체 처리시에는 외부전극 표면이 산세액에 의한 에칭에 의해서 조도가 형성될 수 있다. 또한, 두번째 방법으로는 전자부품(200)의 외부전극(202) 표면을 산화 처리하여 표면 거칠기(Ra)가 0.05 내지 1㎛의 범위로 형성될 수 있다. 외부전극(202)의 산화 처리는 산화액 또는 산화 분위기에 외부전극을 노출시켜 거칠기를 가진 산화막이 외부전극(202) 표면에 형성되도록 함에 의해서 달성될 수 있다. 그리고, 세번째 방법으로는 전자부품(200)의 외부전극(202) 형성시 외부전극을 형성하기 위한 페이스트에 금속 분말의 함유량을 증가시켜 표면 거칠기(Ra)가 0.05 내지 1㎛의 범위로 형성될 수 있다. 외부전극(202)을 형성하는 주요 구성성분인 구리(Cu) 함유 페이스트의 제조시 구리(Cu) 금속 분말의 함유량을 30~80wt%로 조절하여 외부전극(202)을 형성함으로써, 표면 거칠기(Ra)를 증가시킬 수 있다.
다음으로, 도 2와 같이 전자부품(200)이 내장된 코어(110)의 상부에 상부 절연층(120a)을 형성한다. 상부 절연층(120a)은 절연재의 적층에 의해서 형성되며 절연재의 가열, 압착에 의해서 경화될 수 있다. 절연재의 가열, 압착시 코어(110)의 캐비티(111)와 전자부품(200)의 사이 공간에 절연재의 일부가 유입되어 경화됨에 의해서 전자부품(200)의 고정이 이루어질 수 있다. 이와 별도로 상부 절연층(120a) 형성 전에 전자부품(200)과 캐비티(111)의 측벽 사이에는 별도의 접착제가 주입되어 전자부품(200)의 고정이 이루어지도록 할 수도 있다.
그리고, 상기 상부 절연층(120a)의 적층이 완료되면 코어(110) 하면에 부착된 캐리어(C)를 제거한다. 이 후에 도 2d와 같이 코어(110)를 뒤집어 상부 절연층(120a)이 형성된 코어(110)의 반대면에 하부 절연층(120b)을 상부 절연층(120a)과 동일한 방식으로 적층하고, 가열과 압착에 의해서 경화시켜 도 2d와 같이 절연층(120a)(120b)의 형성을 완료한다.
이 후에, 도 2e에 도시된 바와 같이 상, 하부 절연층(120)에 비아(121)를 형성할 수 있다. 비아(121)는 레이저 가공 또는 CNC를 이용한 기계적 가공에 의해서 형성될 수 있으며, 전자부품 내장 인쇄회로기판의 회로 패턴 설계에 따라 코어(110) 상에 형성된 회로층(112) 및 코어(110) 내에 실장된 전자부품(200)의 외부전극(202) 표면과 접속되게 형성될 수 있다.
상기 도 2e와 같이 절연층(120)에 비아(121) 가공 후 비아(121) 내부에 도금층을 형성할 때, 비아(121)에 충진된 도금층과 전자부품(200)의 외부전극(202)에 형성된 조도면(202a)이 접합되면 조도면(202a)의 비교적 거친 표면 거칠기(Ra)에 의해 도금층과 조도면(202a) 사이에 비아 크랙이 발생될 수 있으며, 도금층 형성 전의 디스미어 공정을 진행할 때 조도면(202a)에 액고임 현상 등이 발생되어 크랙 발생이 증진될 수 있으므로 조도면(202a)의 평탄화 과정이 더 필요할 수 있다.
따라서, 도 2e에 도시된 바와 같이 절연층(120)에 형성된 비아(121)의 저면, 즉 전자부품(200) 외부전극(202)의 비아 형성 영역(A)을 0.05㎛ 이하의 표면 거칠기(Ra)를 갖는 저조도면(202b)으로 형성함이 바람직하다.
상기 전자부품(200) 외부전극(202)의 저조도면(202b)은 레이저를 이용하여 조도면을 평탄화하거나 전해 연마를 이용하여 평탄화할 수 있으며, 에칭에 의해 비아 형성 영역(A)을 형성할 수 있다. 또한, 샌드 블라스트를 이용한 기계적 연마에 의해 저조도면(202b)이 형성될 수 있다.
이 중에서, 전해 연마를 이용한 비아 형성 영역(A)의 저조도면(202b) 형성은 절연층(120)에 비아(121)를 가공한 후, 비아의 저면에 일차적으로 도금을 수행하고 전해 연마 공정을 거치게 되면 비아의 저면에 도금층과 함께 전자부품(200)의 외부전극(202)까지 전해 연마되어 외부전극(202)의 비아 형성 영역(A)에 대한 평탄화가 이루어질 수 있다. 이때, 비아 형성 영역(A)의 전해 연마는 전자부품(200)의 외부전극(202) 뿐만 아니라 코어(110) 상에 형성된 회로층(112)의 표면까지 전해 연마가 가능함에 따라 비아와 외부전극(202)의 표면 또는 비아와 회로층(112)의 회로 패턴 표면 간의 접합 신뢰성을 동시에 향상시킬 수 있다.
마지막으로, 도 2f와 같이 절연층(120)에 형성된 비아(121) 내부에 도금층을 형성하고, 도금층(131)의 에칭에 의한 외부 회로패턴(130)이 형성됨에 의해서 전자부품 내장 인쇄회로기판의 제작이 완료된다.
전자부품 내장 인쇄회로기판의 신뢰성 평가
상기와 같은 제조공정을 통해 도 1 및 도 2와 같이 제작된 전자부품 내장 인쇄회로기판의 전자부품에 대한 외부전극과 비아 형성 영역의 접합 신뢰성을 샘플링 측정하여 보면, 아래와 같이 전자부품의 외부전극이 저조도면을 형성하지 않고 조도면만이 형성되어 제작된 경우보다 외부전극에 저조도면을 형성하고 인쇄회로기판을 제작하였을 경우가 외부전극과 절연층의 접합력을 향상시키면서 비아와 도금층의 크랙 발생을 방지할 수 있음을 알 수 있다.
먼저, 본 발명의 전자부품 내장 인쇄회로기판의 접합 신뢰성을 평가하기 전에 전자부품의 외부전극 전체에 0.05 내지 2㎛의 조도면을 형성하여 코어(110)의 캐비티(111) 내에 내장한 후, 비아 크기를 각각 다르게 가공하고 비아(121) 내부에 충진된 도금층과 전자부품의 외부전극(202) 간의 접합 신뢰성을 평가하였으며, 그 결과는 아래의 표 1과 같다.
Figure 112012108532433-pat00001
표 1에 기재된 바의 결과는, 전자부품의 외부전극에 산세 처리에 의한 에칭에 의해서 조도면을 전체적으로 형성하고, 산세 처리 시간의 조절에 의해 표면 거칠기(Ra)의 크기를 조절하였다.
결과적으로, 전자부품의 외부전극에 표면 거칠기가 0.05㎛ 이상일 경우에 비아의 외관 검사시 비아의 사이즈가 미달되거나 비아 형성 각도에 불량이 발생되고, 비아 크기에 불문하고 모든 모집 수준에서 비아에 충진된 도금층과 외부전극 표면과의 크랙 불량이 발생됨을 알 수 있다. 더욱이, 전자부품의 외부전극 표면의 표면 거칠기(Ra)가 1㎛ 이상일 경우에는 비아 크랙 발생 빈도가 더 심해지는 것을 알 수 있다.
다음으로, 본 발명에 따른 전자부품 내장 인쇄회로기판의 접합 신뢰성을 평가하기 위해 전자부품의 외부전극에 0.05 내지 1㎛의 조도면을 형성하고, 절연층(120)에 형성된 비아(121)와 접속되는 비아 형성 영역(A)에 0.05㎛ 이하의 저조도면을 형성한 후, 저조도면에 접속되는 비아 내부의 도금층과 저조도면인 비아 형성 영역(A)의 접합 신뢰성을 평가하였으며, 그 결과는 표 2과 같다.
Figure 112012108532433-pat00002
표 2에 기재된 바의 결과는, 전자부품의 외부전극에 산세 처리에 의한 에칭에 의해서 조도면을 전체적으로 형성하고, 앞서 언급된 제조방법에 의해서 외부전극에 조도면이 형성된 전자부품을 코어(110)의 캐비티(111)에 내장한 후, 코어(110) 상, 하면에 적층된 절연층에 비아(121)를 형성하고 외부전극(202)의 비아 형성 영역(A)을 저조도면으로 평탄화하여 비아 내부에 도금층을 형성하였다.
표 2에 기재된 바와 같이, 비아 형성 영역(A)을 저조도면으로 형성하고 비아 내부에 도금층을 충진하였을 경우, 비아의 외관 검사가 모두 양호하고, 비아 내부의 도금층과 외부전극의 접촉 계면에서 도금층 박리가 방지됨을 알 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
110. 코어 111. 캐비티
120. 절연층 121. 비아
130. 외부 회로패턴 200. 전자부품
201. 본체 202. 외부전극
202a. 조도면 202b. 저조도면
A. 비아 형성 영역

Claims (17)

  1. 캐비티가 형성된 코어;
    상기 캐비티에 삽입되고, 양측부에 구비된 외부전극 표면에 조도면이 형성되되, 상기 외부전극의 상부와 하부의 비아 형성 영역(A)에 저조도면이 형성된 전자부품;
    상기 코어의 상, 하부에 적층되고, 상기 캐비티 내에 삽입된 상기 전자부품의 외주면과 접합되며, 상기 비아 형성 영역(A)의 저조도면과 하부가 접합되는 비아가 형성된 절연층; 및
    상기 절연층 상에 구비된 외부 회로패턴;
    을 포함하는 전자부품 내장 인쇄회로기판.
  2. 제1항에 있어서,
    상기 전자부품은, 양측부에 구비된 외부전극들 및 상기 외부전극들 사이에 구비된 본체를 포함하는 MLCC인 전자부품 내장 인쇄회로기판.
  3. 제1항에 있어서,
    상기 절연층에 형성된 비아는, 상기 외부 회로패턴 및 상기 외부전극을 전기적으로 연결하는 전자부품 내장 인쇄회로기판.
  4. 제1항에 있어서,
    상기 절연층은, 상기 캐비티 및 상기 전자부품 사이의 공간을 충진하는 전자부품 내장 인쇄회로기판.
  5. 제1항에 있어서,
    상기 코어는, 상, 하면에 소정 패턴의 회로층이 형성되고, 상, 하면의 회로층이 쓰루홀을 통해 전기적으로 연결되는 전자부품 내장 인쇄회로기판.
  6. 삭제
  7. 제1항에 있어서,
    상기 조도면은, 상기 외부전극의 표면 거칠기(Ra)가 0.05 내지 1 ㎛의 범위로 형성된 전자부품 내장 인쇄회로기판.
  8. 제1항에 있어서,
    상기 저조도면은, 상기 외부전극에서 표면 거칠기(Ra)가 0.03㎛ 이하인 전자부품 내장 인쇄회로기판.
  9. 코어에 관통홀 형태의 캐비티를 형성하고, 상기 코어의 하면에 캐리어를 부착하는 단계;
    양측부에 외부전극이 형성되고, 상기 외부전극의 표면에 조도면이 형성된 전자부품을 상기 캐비티 내에 삽입하는 단계;
    상기 전자부품이 내장된 상기 코어의 상부에 절연층을 형성하는 단계;
    상기 코어의 하면에 부착된 캐리어를 제거하는 단계;
    상기 절연층이 형성된 코어의 반대면에 다른 절연층을 형성하는 단계; 및
    상기 코어 상, 하부의 절연층에 형성된 비아와 접속되는 상기 전자부품의 양측부에 형성된 외부전극 상, 하부의 비아 형성 영역(A) 상에 저조도면을 형성하는 단계;
    상기 전자부품과 상기 비아를 통해 전기적으로 연결되는 외부 회로패턴을 형성하는 단계;
    를 포함하는 전자부품 내장 인쇄회로기판의 제조방법.
  10. 삭제
  11. 제9항에 있어서,
    상기 전자부품의 외부전극에 형성된 저조도면은, 상기 코어의 상, 하부에 적층된 상기 절연층의 비아 하부와 접속되는 전자부품 내장 인쇄회로기판의 제조방법.
  12. 제9항에 있어서,
    상기 전자부품의 외부전극에 형성되는 조도면은, 상기 전자부품의 외부전극 표면을 산세 처리하여 에칭에 의해 표면 거칠기를 부여하는 전자부품 내장 인쇄회로기판의 제조방법.
  13. 제9항에 있어서,
    상기 전자부품의 외부전극에 형성되는 조도면은, 상기 전자부품의 외부전극 표면을 산화 처리하여 산화막을 형성시켜 표면 거칠기를 부여하는 전자부품 내장 인쇄회로기판의 제조방법.
  14. 제9항에 있어서,
    상기 전자부품의 외부전극에 형성되는 조도면은, 상기 전자부품의 외부전극 형성을 위한 전극 페이스트에 구리(Cu) 분말을 30 ~ 80 wt% 함유시켜 표면 거칠기를 부여하는 전자부품 내장 인쇄회로기판의 제조방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 조도면의 표면 거칠기는, 0.05 내지 1㎛ 의 조도 범위 내에서 형성되는 전자부품 내장 인쇄회로기판의 제조방법.
  16. 제11항에 있어서,
    상기 전자부품의 외부전극에 형성되는 저조도면은, 레이저를 이용하여 상기 조도면의 일부를 평탄화하는 방식, 전해 연마를 이용하여 평탄화하는 방식, 샌드 블라스트를 이용한 기계적 연마 방식 중 선택된 하나의 방식으로 형성되는 전자부품 내장 인쇄회로기판의 제조방법.
  17. 제16항에 있어서,
    상기 저조도면의 표면 거칠기는, 0.05㎛ 이하의 조도로 형성되는 전자부품 내장 인쇄회로기판의 제조방법.




KR20120155031A 2012-12-27 2012-12-27 전자부품 내장 인쇄회로기판 및 그 제조방법 KR101497192B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR20120155031A KR101497192B1 (ko) 2012-12-27 2012-12-27 전자부품 내장 인쇄회로기판 및 그 제조방법
TW102136159A TWI504321B (zh) 2012-12-27 2013-10-07 具有嵌入式電子元件之印刷電路板及其製造方法
JP2013218117A JP2014131006A (ja) 2012-12-27 2013-10-21 電子部品内蔵印刷回路基板及びその製造方法
US14/073,206 US10015884B2 (en) 2012-12-27 2013-11-06 Printed circuit board including embedded electronic component and method for manufacturing the same
JP2014185127A JP5902266B2 (ja) 2012-12-27 2014-09-11 電子部品内蔵印刷回路基板の製造方法
JP2015134194A JP6325489B2 (ja) 2012-12-27 2015-07-03 電子部品内蔵印刷回路基板
US15/993,107 US10887995B2 (en) 2012-12-27 2018-05-30 Method for manufacturing a printed circuit board including an embedded electronic component

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20120155031A KR101497192B1 (ko) 2012-12-27 2012-12-27 전자부품 내장 인쇄회로기판 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20140084974A KR20140084974A (ko) 2014-07-07
KR101497192B1 true KR101497192B1 (ko) 2015-02-27

Family

ID=51015861

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20120155031A KR101497192B1 (ko) 2012-12-27 2012-12-27 전자부품 내장 인쇄회로기판 및 그 제조방법

Country Status (4)

Country Link
US (2) US10015884B2 (ko)
JP (3) JP2014131006A (ko)
KR (1) KR101497192B1 (ko)
TW (1) TWI504321B (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101761937B1 (ko) * 2012-03-23 2017-07-26 삼성전기주식회사 전자 부품 및 그 제조 방법
CN105103606B (zh) 2013-05-09 2018-12-11 英特尔Ip公司 缓冲器溢出的减少
US10306777B2 (en) * 2014-12-15 2019-05-28 Bridge Semiconductor Corporation Wiring board with dual stiffeners and dual routing circuitries integrated together and method of making the same
JP2016152310A (ja) * 2015-02-17 2016-08-22 京セラ株式会社 電子部品内蔵型配線基板およびその製造方法
JP2016157721A (ja) * 2015-02-23 2016-09-01 京セラ株式会社 配線基板の製造方法
JP2016181663A (ja) * 2015-03-25 2016-10-13 Tdk株式会社 積層コンデンサ
US10091887B2 (en) * 2015-04-02 2018-10-02 Tactotek Oy Multi-material structure with embedded electronics
JP2017005232A (ja) * 2015-06-16 2017-01-05 京セラ株式会社 電子部品内蔵型配線基板
US10674611B2 (en) * 2015-06-29 2020-06-02 NagraID Security Method of reducing the thickness of an electronic circuit
US10298059B2 (en) * 2015-10-02 2019-05-21 Samsung EIectro-Mechanics Co., Ltd. Cover and electronic device including the same
JP2017183574A (ja) * 2016-03-31 2017-10-05 株式会社村田製作所 電子部品及び電子部品内蔵型基板
US20170287870A1 (en) * 2016-04-01 2017-10-05 Powertech Technology Inc. Stacked chip package structure and manufacturing method thereof
JP7056226B2 (ja) 2018-02-27 2022-04-19 Tdk株式会社 回路モジュール
US10950688B2 (en) * 2019-02-21 2021-03-16 Kemet Electronics Corporation Packages for power modules with integrated passives
KR20190116124A (ko) 2019-07-05 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
CN115527773A (zh) * 2019-07-04 2022-12-27 三星电机株式会社 多层陶瓷电容器
KR102620521B1 (ko) 2019-07-05 2024-01-03 삼성전기주식회사 적층 세라믹 커패시터
KR20190116123A (ko) * 2019-07-04 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
CN212161587U (zh) * 2019-07-04 2020-12-15 三星电机株式会社 多层陶瓷电容器
KR20190116122A (ko) * 2019-07-04 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
KR20190116126A (ko) * 2019-07-05 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
KR20190116145A (ko) 2019-08-02 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
CN113163572A (zh) 2020-01-22 2021-07-23 奥特斯(中国)有限公司 具有覆盖有超薄过渡层的部件的部件承载件
JP2022032641A (ja) * 2020-08-13 2022-02-25 株式会社村田製作所 部品内蔵基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243835A (ja) * 2004-02-25 2005-09-08 Murata Mfg Co Ltd チップ型電子部品
JP3962714B2 (ja) * 2003-09-30 2007-08-22 Ｔｄｋ株式会社 セラミック電子部品の製造方法
KR20110100992A (ko) * 2010-03-05 2011-09-15 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP2012160500A (ja) * 2011-01-31 2012-08-23 Sony Corp 回路基板、半導体部品、半導体装置、回路基板の製造方法、半導体部品の製造方法及び半導体装置の製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55145396A (en) * 1979-04-27 1980-11-12 Furukawa Circuit Foil Copper foil for printed circuit and method of fabricating same
JPS56155592A (en) * 1980-04-03 1981-12-01 Furukawa Circuit Foil Copper foil for printed circuit and method of manufacturing same
JP4953499B2 (ja) 1999-09-02 2012-06-13 イビデン株式会社 プリント配線板
JP4641589B2 (ja) 2000-05-19 2011-03-02 イビデン株式会社 コンデンサおよび多層プリント配線板
CN1196392C (zh) * 2000-07-31 2005-04-06 日本特殊陶业株式会社 布线基板及其制造方法
JP4610067B2 (ja) 2000-09-27 2011-01-12 京セラ株式会社 電気素子内蔵型配線基板の製造方法
JP2002203736A (ja) * 2000-12-28 2002-07-19 Nec Tokin Corp 積層セラミックコンデンサの製造方法
JP2006228833A (ja) 2005-02-15 2006-08-31 Sekisui Chem Co Ltd 貫通電極付きｉｃチップ
JP4846258B2 (ja) * 2005-03-31 2011-12-28 京セラＳｌｃテクノロジー株式会社 配線基板及びその製造方法
TWI275149B (en) * 2005-05-09 2007-03-01 Phoenix Prec Technology Corp Surface roughing method for embedded semiconductor chip structure
WO2007142352A1 (ja) 2006-06-09 2007-12-13 National University Corporation Kumamoto University めっき膜の形成方法および材料
TWI401007B (zh) * 2007-01-02 2013-07-01 Unimicron Technology Corp 嵌埋被動元件之電路板結構之製法
US7936567B2 (en) * 2007-05-07 2011-05-03 Ngk Spark Plug Co., Ltd. Wiring board with built-in component and method for manufacturing the same
CN101683007B (zh) * 2007-05-17 2011-12-28 株式会社藤仓 层压配线基板及其制造方法
JP5007746B2 (ja) * 2007-06-15 2012-08-22 株式会社村田製作所 部品内蔵基板
TWI455672B (zh) 2007-07-06 2014-10-01 Murata Manufacturing Co A method for forming a hole for connecting a conductor for a layer, a method for manufacturing a resin substrate and a component-mounted substrate, and a method of manufacturing a resin substrate and a component
US8024858B2 (en) * 2008-02-14 2011-09-27 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
JP5395360B2 (ja) * 2008-02-25 2014-01-22 新光電気工業株式会社 電子部品内蔵基板の製造方法
JP2010003800A (ja) * 2008-06-19 2010-01-07 Murata Mfg Co Ltd チップ部品及びその製造方法並びに部品内蔵モジュール及びその製造方法
US20100212946A1 (en) * 2009-02-20 2010-08-26 Ibiden Co., Ltd Wiring board and method for manufacturing the same
JP5001395B2 (ja) * 2010-03-31 2012-08-15 イビデン株式会社 配線板及び配線板の製造方法
KR20110122008A (ko) 2010-05-03 2011-11-09 삼성전기주식회사 적층 세라믹 커패시터, 이를 포함하는 인쇄회로기판 및 그의 제조방법
JP5777302B2 (ja) * 2010-07-21 2015-09-09 株式会社村田製作所 セラミック電子部品の製造方法、セラミック電子部品及び配線基板
JP2012164952A (ja) * 2011-01-20 2012-08-30 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3962714B2 (ja) * 2003-09-30 2007-08-22 Ｔｄｋ株式会社 セラミック電子部品の製造方法
JP2005243835A (ja) * 2004-02-25 2005-09-08 Murata Mfg Co Ltd チップ型電子部品
KR20110100992A (ko) * 2010-03-05 2011-09-15 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP2012160500A (ja) * 2011-01-31 2012-08-23 Sony Corp 回路基板、半導体部品、半導体装置、回路基板の製造方法、半導体部品の製造方法及び半導体装置の製造方法

Also Published As

Publication number Publication date
JP5902266B2 (ja) 2016-04-13
JP2014131006A (ja) 2014-07-10
TW201429337A (zh) 2014-07-16
JP2014239258A (ja) 2014-12-18
JP2015179879A (ja) 2015-10-08
US10887995B2 (en) 2021-01-05
JP6325489B2 (ja) 2018-05-16
KR20140084974A (ko) 2014-07-07
US20140182911A1 (en) 2014-07-03
US10015884B2 (en) 2018-07-03
TWI504321B (zh) 2015-10-11
US20180279478A1 (en) 2018-09-27

Similar Documents

Publication Publication Date Title
KR101497192B1 (ko) 전자부품 내장 인쇄회로기판 및 그 제조방법
TWI396481B (zh) 配線基板及其製造方法
JP5524715B2 (ja) セラミックコンデンサ、配線基板
JP4844487B2 (ja) 積層コンデンサ、回路基板、回路モジュール及び積層コンデンサの製造方法
KR102032171B1 (ko) 전자 부품 내장 기판 및 그 제조 방법
US9504169B2 (en) Printed circuit board having embedded electronic device and method of manufacturing the same
US20150213946A1 (en) Printed wiring board
KR102194718B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR20140128058A (ko) 전자부품 내장 인쇄회로기판 및 그 제조방법
EP2563105A1 (en) Printed substrate manufacturing method and printed substrate employing same
KR101522780B1 (ko) 전자부품 내장 인쇄회로기판 및 그 제조방법
US20140209361A1 (en) Wiring board and method for manufacturing the same
JP2011138873A (ja) 部品内蔵型多層プリント配線板及びその製造方法
KR101442423B1 (ko) 전자부품 내장기판 제조 방법 및 전자부품 내장기판
JP5436177B2 (ja) 配線基板内蔵用部品及びその製造方法、並びに配線基板
KR20160004157A (ko) 칩 내장형 기판 및 이의 제조 방법
JP6324669B2 (ja) 多層配線基板及びその製造方法
US9433108B2 (en) Method of fabricating a circuit board structure having an embedded electronic element
KR102052761B1 (ko) 칩 내장 기판 및 그 제조 방법
KR101147343B1 (ko) 복수의 소자가 내장된 집적 인쇄회로기판 및 그 제조 방법
JP2014096446A (ja) 電子部品内蔵配線板およびその製造方法
KR101005491B1 (ko) 전자소자 실장 인쇄회로기판 및 인쇄회로기판 제조 방법
KR20160009577A (ko) 부품내장기판 및 그 제조 방법
JP2014049531A (ja) 部品内蔵配線基板の製造方法
KR20120048842A (ko) 임베디드 패키지 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180102

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190103

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 6