TWI396481B - 配線基板及其製造方法 - Google Patents

配線基板及其製造方法 Download PDF

Info

Publication number
TWI396481B
TWI396481B TW095119500A TW95119500A TWI396481B TW I396481 B TWI396481 B TW I396481B TW 095119500 A TW095119500 A TW 095119500A TW 95119500 A TW95119500 A TW 95119500A TW I396481 B TWI396481 B TW I396481B
Authority
TW
Taiwan
Prior art keywords
core
secondary core
ceramic
main surface
insulating layer
Prior art date
Application number
TW095119500A
Other languages
English (en)
Other versions
TW200731893A (en
Inventor
Masaki Muramatsu
Shinji Yuri
Makoto Origuchi
Kazuhiro Urashima
Original Assignee
Ngk Spark Plug Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2005163673A external-priority patent/JP4726546B2/ja
Priority claimed from JP2005293806A external-priority patent/JP4880277B2/ja
Priority claimed from JP2006087569A external-priority patent/JP4497548B2/ja
Application filed by Ngk Spark Plug Co filed Critical Ngk Spark Plug Co
Publication of TW200731893A publication Critical patent/TW200731893A/zh
Application granted granted Critical
Publication of TWI396481B publication Critical patent/TWI396481B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/142—Arrangements of planar printed circuit boards in the same plane, e.g. auxiliary printed circuit insert mounted in a main printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10712—Via grid array, e.g. via grid array capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

配線基板及其製造方法
本發明係有關具有芯板的配線基板，且該芯板含有主要由陶瓷製成的陶瓷次芯部。
為降低半導體積體電路裝置(以下稱為IC晶片)的開關雜訊並穩定其操作功率供應電壓，向來係將電容器設於安裝有IC晶片的配線基板上。就電容器安裝於配線基板上的方法而言，由於IC晶片與電容器間的內連長度增加，而使其變得更難充分獲得前揭效果。因此，希冀電容器盡可能靠近IC晶片配置。JP－A－2005－39243提出芯板置於IC晶片正下方的配線基板包含併有電容器的陶瓷次心部。
順帶一提，諸如前揭的芯板係以下列方式製造。如第14A圖所示，具有次芯部容納空間(通孔)形成於其中之芯部本體CM的第二主表面MP2覆以具有黏著劑的膠片S。藉由將陶瓷次芯部CS穿經第一主表面MP1中的開口並將其固定於膠片上，便可將陶瓷次芯部CS容納於芯部本體CM中。其次，以熟知的分送器DS將含有諸如氧化矽填料之無機填料的填充樹脂JJ注入芯部本體CM與陶瓷次芯部CS之間的間隙。
然而，在前揭使用分送器DS注入填充樹脂JJ時，陶瓷次芯部CS的第一主表面MP1端上會發生下列問題。次芯部容納空間的形狀及陶瓷次芯部CS的尺寸與位置精確度具有一些變化。因此，縱使分送器DS注入固定量的填充樹脂JJ，惟如第14B圖所示，注入芯部本體CM與陶瓷次芯部CS間之間隙中的填充樹脂JJ會凸出或下陷，而在表面上形成粗糙度。在該狀況下，因其具有該粗糙度而難以形成平坦的絕緣樹脂層。
本發明已鑑於前揭問題而完成，以及本發明的目的因而在於提供具有容納陶瓷次芯部之芯板且平坦絕緣樹脂層形成於芯板上的配線基板。
為達成前揭目的，本發明提供一種配線基板，其設有：具有一板狀芯部本體與一容納於次芯部容納空間中之陶瓷次芯部的一芯板，其中該次芯部容納空間為與芯部本體主表面相通的通孔，或具有開口於芯部本體第一主表面中的凹槽；以及配線疊層，其各由疊層於各芯板主表面上的樹脂絕緣層與導體層所形成；該配線基板的特徵為：在填充芯部本體與陶瓷次芯部間之間隙的填溝部位與第一主表面端配線疊層的最低樹脂絕緣層為一體；以及連接至形成於陶瓷次芯部第一主表面上之各導體圖案的通孔導體係穿經最低樹脂絕緣層。
以及，位於芯部本體與陶瓷次芯部間之間隙上方的最低樹脂絕緣層表面小於由芯部本體第一主表面而以傾斜方式連接芯部本體內端面上端及陶瓷次芯部外端面上端的表面。
藉由前揭結構，因為填充芯部本體與陶瓷次芯部間之間隙的填溝部位係與第一主表面端配線疊層的最低樹脂絕緣層為一體，所以最低樹脂絕緣層的表面為平坦，且整個配線疊層因而為平坦。
就最低樹脂絕緣層的平坦度而言，位於芯部本體與陶瓷次芯部間之間隙上方的最低樹脂絕緣層表面(具有最大表面粗糙度之處)最好以平行於芯部本體第一主表面的方式高於(亦即，在傾斜的型式下為小於)連接芯部本體內端面上端與陶瓷次芯部外端面上端的表面。
最低樹脂絕緣層可設於芯部本體與陶瓷次芯部間的間隙、陶瓷次芯部及芯部本體上，且最低樹脂絕緣層表面可小於連接芯部本體內端面上端與陶瓷次芯部外端面上端的表面(傾斜自芯部本體的第一主表面)。
亦即，由使整個最低樹脂絕緣層平坦的觀點，不僅位於芯部本體與陶瓷次芯部間之間隙上方的最低樹脂絕緣層表面，且位於陶瓷次芯部與芯部本體上的最低樹脂絕緣層表面亦最好以平行於芯部本體第一主表面的方式高於連接芯部本體內端面上端與陶瓷次芯部外端面上端的表面。
例如，與填溝部位為一體的最低樹脂絕緣層可在陶瓷次芯部容納於次芯部容納空間內的狀態下，使用刮刷或類似物將樹脂膏印刷於陶瓷次芯部與芯部本體的第一主表面上而進行製備。
本發明之第一種配線基板的具體型式使得在第一主表面端配線疊層中，穿透最低樹脂絕緣層的通孔導體為穿透最低樹脂絕緣層及相鄰最低樹脂絕緣層之樹脂絕緣層的多層的各多層通孔導體的一部分，並將形成於陶瓷次芯部第一主表面上之導體圖案連接至形成於相鄰樹脂絕緣層上之導體層。
該結構使其得以形成材料線性膨脹係數小於相鄰樹脂絕緣層的最低樹脂絕緣層。特別地是，最低樹脂絕緣層可由線性膨脹係數在相鄰樹脂絕緣層與陶瓷次芯部中間的材料所製成，此將提供吸收厚度方向上之線性膨脹係數差的效果。更具體地說，最低樹脂絕緣層可由在室溫至200℃範圍下之平均線性膨脹係數(以下簡稱為“線性膨脹係數”)小於或等於35 ppm/℃(最好為小於或等於33 ppm/℃)的材料所製成。倘若最低樹脂絕緣層的線性膨脹係數超過該上限，則其與聚合物材料製成之配線疊層的水平相同，因而無法滿意地獲得前揭效果。為獲得該線性膨脹係數，最低樹脂絕緣層可由填料量高於相鄰樹脂絕緣層的材料所製成。更具體地說，最低樹脂絕緣層的填料量可設定在50至80重量%。
本發明之第二種配線基板的具體型式使得在第一主表面端配線疊層中，穿透最低樹脂絕緣層的通孔導體係將形成於陶瓷次芯部第一主表面上的導體圖案連接至形成於最低樹脂絕緣層上的導體層。該結構使其得以形成無階梯的良好通孔，而得以良好的通孔導體進行連接。
再者，本發明提供一種配線基板，其設有：具有一板狀芯部本體與一容納於次芯部容納空間中之陶瓷次芯部的一芯板，其中該次芯部容納空間為與芯部本體主表面相通的通孔，或具有開口於芯部本體第一主表面中的凹槽；以及配線疊層，其各由疊層於各芯板主表面上的樹脂絕緣層與導體層所形成；該配線基板的特徵為：填充芯部本體與陶瓷次芯部間之間隙的填溝部位與第一主表面端配線疊層的最低樹脂絕緣層為一體；以及連接至形成於陶瓷次芯部第一主表面上之各導體圖案的通孔導體穿經最低樹脂絕緣層。
以及，位於芯部本體與陶瓷次芯部間之間隙上方的最低樹脂絕緣層表面實質平行於芯部本體第一主表面。
藉由前揭結構，因為填充芯部本體與陶瓷次芯部間之間隙的填溝部位與第一主表面端配線疊層的最低樹脂絕緣層為一體，所以最低樹脂絕緣層的表面實質平行於芯部本體第一主表面，且因芯部本體第一主表面為平坦而為平坦。因此，整個配線疊層為平坦的。
本發明提供設有芯板與配線疊層之配線基板的第一種製法，其中與板狀芯部本體主表面相通之通孔或具有開口於芯部本體第一主表面中之凹槽的次芯部容納空間形成於芯部本體中，陶瓷次芯部容納於次芯部容納空間中，且該配線疊層各由交錯疊層於各芯板主表面上的樹脂絕緣層與導體層所形成；該方法的特徵在於包含以下列書寫順序執行的步驟：經由次芯部容納空間的第一主表面端開口，而將陶瓷次芯部容納於次芯部容納空間中的次芯部容納步驟；以及由芯部本體的第一主表面及陶瓷次芯部的第一主表面加壓印刷樹脂膏，而將樹脂膏載入芯部本體與陶瓷次芯部間之間隙中的加壓印刷步驟。
根據本發明的第一個配線基板製法，藉由加壓印刷(載入)樹脂膏於陶瓷次芯部與芯部本體間的間隙中，則可於未形成空孔的情況下，令人滿意地形成用於填充陶瓷次芯部與芯部本體間之間隙並將其彼此固定的載入樹脂部位。
在室溫(諸如25℃)至120℃的溫度範圍中，樹脂膏的黏滯性最好為3至60Pa．s(5至58Pa.s的黏滯性為更佳)。為進行加壓印刷，黏滯性最好高於下限。另一方面，倘若黏滯性高於上限，則縱使藉由加壓印刷仍無法滿意地載入樹脂膏，因為其流動性變得太低。為獲得該黏滯性，樹脂膏的填料量最好為50至80重量%(52至78重量%的填料量為更佳)。
在本發明的第一個配線基板製法中，較佳方式係於加壓印刷步驟中，樹脂膏於未使用遮罩的情況下直接加壓印刷在至少陶瓷次芯部的第一主表面上，以將樹脂膏載入芯部本體與陶瓷次芯部間的間隙中；且與載入間隙中的樹脂膏相連的薄層最好形成為與載入的樹脂相連的薄層，以至少覆蓋陶瓷次芯部的第一主表面。該製法可簡化製程，因為加壓印刷於未使用遮罩的情況下而在至少陶瓷次芯部的第一主表面上進行。再者，與載入樹脂相連的薄層可在樹脂膏載入芯部本體與陶瓷次芯部間之空間的同時便形成。
在本發明的第一個配線基板製法中，在加壓印刷步驟中，樹脂膏可於未使用遮罩的情況下直接加壓印刷在陶瓷次芯部的第一主表面上，以將樹脂膏載入芯部本體與陶瓷次芯部間的間隙中；且與載入間隙中的樹脂膏相連的薄層最好可形成為與載入的樹脂相連的薄層，以完全覆蓋陶瓷次芯部與芯部本體的第一主表面。該製法可簡化製程，因為加壓印刷係於未使用遮罩的情況下進行。再者，因為與載入樹脂相連的薄層覆蓋於芯板的整個第一主表面上，所以該製法有益於所製造之配線基板的平坦化。
本發明的第一個配線基板製法更可包含有：使用具有黏著劑於一表面上的片材密封為與芯部本體主表面相通之通孔的次芯部容納空間第二主表面端開口的一密封步驟，作為在次芯部容納步驟前的執行步驟，其中該黏著劑係暴露於次芯部容納空間內部；以及在次芯部容納步驟中，該陶瓷次芯部可穿經次芯部容納空間的第一主表面端開口而進行容納並固定於黏著劑。加壓印刷步驟係於該狀態下進行。當次芯部容納空間為通孔時，該製法使其得以在陶瓷次芯部以黏著劑固定於片材表面的狀態下執行加壓印刷步驟。
本發明的第一個配線基板製法更包含有：作為加壓印刷步驟後的執行步驟，一最低介電層形成步驟，其形成第一主表面端配線疊層之最低樹脂絕緣層於與載入樹脂相連的薄層上；多層穿透通孔形成步驟，其形成穿透最低樹脂絕緣層及與載入樹脂相連之薄層的多層穿透通孔，以於多層穿透通孔內部暴露出形成在陶瓷次芯部第一主表面上的導體墊；以及多層穿透通孔導體形成步驟，其以載入的方式形成多層穿透通孔導體於各多層穿透通孔中。縱使與載入樹脂相連的薄層存在於陶瓷次芯部與形成於陶瓷次芯部第一主表面上的配線疊層之間，該製法仍得使陶瓷次芯部上的導體墊間導電，並得以藉由形成多層穿透通孔導體而在配線疊層中形成內連。
以前揭製法所製備的本發明配線基板為設有一芯板及配線疊層的配線基板，其中次芯部容納空間與聚合物材料製成之板狀芯部本體主表面相通的通孔，或具有開口於芯部本體之一主表面中的凹槽，該次芯部容納空間形成於芯部本體中，且陶瓷製成的板狀陶瓷次芯部容納於次芯部容納空間內，以及各配線疊層由交錯疊層於芯板各主表面上之聚合材料製成的介電層與導體層所形成；該配線基板的特徵在於：與填充芯部本體及陶瓷次芯部間之間隙的載入樹脂部位相連的與載入樹脂相連薄層介於形成在其主表面上的陶瓷次芯部及配線疊層之間；以及穿透配線疊層之最低介電層及與載入樹脂相連薄層的多層穿透通孔導體係連接至形成於陶瓷次芯部主表面上的導體墊。
根據本發明的配線基板製法，因為與載入樹脂部位相連的與載入樹脂相連薄層係形成於陶瓷次芯部及形成在其主表面上的配線疊層之間，所以陶瓷次芯部與配線疊層(及安裝於其上的一IC晶片)間的線性膨脹係數差(在厚度方向上)可為與載入樹脂相連薄層的彈性變形所吸收。此可避免陶瓷次芯部周圍之內連斷線的問題。與載入樹脂相連薄層可覆蓋整個芯板主表面，其不僅提供上述效果，且亦有助於配線基板的平坦化。
與載入樹脂相連薄層可由線性膨脹係數小於介電層的材料所製成。特別地是，與載入樹脂相連薄層的線性膨脹係數可位於陶瓷次芯部與介電層的中間。此舉得以滿意地獲得吸收厚度方向上之線性膨脹係數差的前揭效果。更具體地說，與載入樹脂相連薄層可由在室溫(諸如25℃)至200℃範圍內之平均線性膨脹係數(以下僅稱為“線性膨脹係數”)小於或等於35 ppm/℃(最好小於或等於33 ppm/℃，0除外)的材料所製成。倘若與載入樹脂相連薄層的線性膨脹係數超過該上限，則其與聚合物材料製成之配線疊層的水平相同，因而無法滿意地獲得前揭效果。為獲得該線性膨脹係數，與載入樹脂相連薄層可由填料量高於絕緣層的材料所製成。更具體地說，與載入樹脂相連薄層的填料量可設定在50至80重量%。
本發明提供設有芯板與配線疊層之配線基板的第二種製法，其中與板狀芯部本體主表面相通之通孔或具有開口於芯部本體第一主表面中之凹槽的次芯部容納空間係形成於芯部本體的第一主表面中，由陶瓷製成的板狀陶瓷次芯部容納於次芯部容納空間中，且該配線疊層各由交錯疊層於各芯板主表面上的樹脂絕緣層與導體層所形成；該方法的特徵在於包含以下列書寫順序執行的步驟：次芯部容納步驟，其經由次芯部容納空間的第一主表面端開口，而將陶瓷次芯部容納於次芯部容納空間中；以及薄膜形成與載入步驟，其由第一主表面端將樹脂材料黏合於芯部本體與陶瓷次芯部，並將樹脂材料載入芯部本體與陶瓷次芯部間的間隙以形成與最低樹脂絕緣層相連的填溝部位，而形成第一主表面端配線疊層的最低樹脂絕緣層。
以前揭製法製造的本發明配線基板為設有一芯板及配線疊層的配線基板，其中次芯部容納空間為與板狀芯部本體主表面相通的通孔，或為具有開口於芯部本體之第一主表面中的凹槽，該次芯部容納空間係形成於芯部本體中，且陶瓷製成的板狀陶瓷次芯部係容納於次芯部容納空間內，以及各配線疊層係由交錯疊層於芯板各主表面上之樹脂絕緣層與導體層所形成：該配線基板的特徵在於：填充芯部本體與陶瓷次芯部間之間隙的填溝部位係與第一主表面端配線疊層的最低樹脂絕緣層相連；以及用於在導體圖案、第一主表面端配線疊層的最低樹脂絕緣層及形成在最低樹脂絕緣層上的導體層間普通的那些通孔導體形成在最低樹脂絕緣層，其中導體圖案形成芯部本體的第一主表面上或在單層下之陶瓷次芯部上。
根據本發明的配線基板製法，第一主表面端配線疊層的最低樹脂絕緣層及填充芯部本體與陶瓷次芯部間之間隙的填溝部位係一同形成，而彼此相連並成為一體。因此，無需前揭載入樹脂部位。因為具有不同特性的二個薄層並未重疊形成於陶瓷次芯部上，所以可滿意地形成通孔。因為最低樹脂絕緣層與填溝部位係一同形成，所以形成於芯板上的最低樹脂絕緣層具有均勻的厚度分佈。此外，因為省略習用製程中之注入填充樹脂的步驟，所以可簡化製程。再者，因為最低樹脂絕緣層與所製造之芯板的填溝部位係彼此相連且成為一體，所以芯板與配線疊層間的黏著性增加。因為陶瓷次芯部為填溝部位所圍繞，所以芯部本體與陶瓷次芯部間的黏著性增加。
本發明提供設有芯板與配線疊層之配線基板的第三種製法，其中為與板狀芯部本體主表面相通之通孔的次芯部容納空間係形成於芯部本體中，由陶瓷製成的板狀陶瓷次芯部係容納於次芯部容納空間中，且該配線疊層各由交錯疊層於各芯板主表面上的樹脂絕緣層與導體層所形成；該方法的特徵在於包含以下列書寫順序執行的步驟：次芯部容納步驟，其將陶瓷次芯部容納於次芯部容納空間中；以及薄膜形成與載入步驟，其由二個主表面端將樹脂材料依序黏合於芯部本體與陶瓷次芯部，並將樹脂材料載入芯部本體與陶瓷次芯部間的間隙以形成與二個主表面端之最低樹脂絕緣層相連的填溝部位，而形成二個主表面端配線疊層的最低樹脂絕緣層。
以前揭製法製造的本發明配線基板為設有一芯板及配線疊層的配線基板，其中為與板狀芯部本體主表面相通之通孔的次芯部容納空間係形成於芯部本體中，且陶瓷製成的板狀陶瓷次芯部係容納於次芯部容納空間內，以及各配線疊層係由交錯疊層於芯板各主表面上的樹脂絕緣層與導體層所形成；該配線基板的特徵在於：填充芯部本體與陶瓷次芯部間之間隙的填溝部位係與各配線疊層的最低樹脂絕緣層相連；以及用於在導體圖案、二個主表面側端每一者的配線疊層的最低樹脂絕緣層及形成在最低樹脂絕緣層上的導體層間普通的那些通孔形成在最低樹脂絕緣層，其中導體圖案形成在芯部本體的每一主表面上或在單層下之陶瓷次芯部上。
根據本發明的配線基板製法，二個主表面端每一者配線疊層的最低樹脂絕緣層及填充芯部本體與陶瓷次芯部間之間隙的填溝部位係形成為彼此相連並成為一體。因此，無需前揭載入樹脂部位。因為具有不同特性的二個薄層並未重疊形成於陶瓷次芯部上，所以可滿意地形成通孔。因為填溝部位與至少一個最低樹脂絕緣層係一同形成，所以形成於芯板上的最低樹脂絕緣層具有均勻的厚度分佈。此外，因為省略習用製程中之注入填充樹脂的步驟，所以可簡化製程。再者，因為各主表面端的最低樹脂絕緣層與所製造之芯板的填溝部位係彼此相連且成為一體，所以芯板與配線疊層間的黏著性增加。因為陶瓷次芯部為填溝部位所圍繞，所以芯部本體與陶瓷次芯部間的黏著性增加。
本發明的第二或第三個配線基板製法又包含：形成通孔導體於最低樹脂絕緣層的步驟，作為在薄膜形成與載入步驟後所執行的步驟，其中這些通孔導體用以在形成於芯部本體的每一主表面上或在單層下陶瓷次芯部上的導體圖案、每一配線疊層的最低樹脂絕緣層及形成在最低樹脂絕緣層上的導體層間的導通。
在本發明的第二或第三個配線基板製法中，該薄膜形成與載入步驟可包含的步驟為：形成一第一最低樹脂絕緣層作為第一主表面端配線疊層的最低樹脂絕緣層，及以在芯部本體與陶瓷次芯部間的間隙之至少一第一主表面端部位，藉由自第一主表面端加壓接合樹脂膜至芯部本體與陶瓷次芯部而填充一第一填溝部位，成為自一第二主表面端支撐陶瓷次芯部於次芯部容納空間，此空間為與芯部本體之主表面相通的通孔的狀態之方式，而形成與第一最低樹脂絕緣層相連的該第一填溝部位；以及形成一第二最低樹脂絕緣層作為第二主表面端配線疊層的最低樹脂絕緣層，及以在芯部本體與陶瓷次芯部間之間隙的剩餘部位，其未填充第一填溝部位，藉由自第二主表面加壓接合樹脂膜於芯部本體與陶瓷次芯部而填充有一第二填溝部位成為藉由第一最低樹脂絕緣層與第一填溝部位而自第一主表面端支撐陶瓷次芯部的狀態之方式，形成與第二最低樹脂絕緣層相連的第二填溝部位。
以芯部本體與陶瓷次芯部間之間隙的剩餘部位(未以第一填溝部位填充者)係藉由自第二主表面加壓接合樹脂膜於芯部本體與陶瓷次芯部而填充有第二填溝部位的方式，並在藉由第一最低樹脂絕緣層與第一填溝部位而自第一主表面端支撐陶瓷次芯部的狀態下，形成一第二最低樹脂絕緣層作為第二主表面端配線疊層的最低樹脂絕緣層，並形成與第二最低樹脂絕緣層相連的一第二填溝部位。
根據本發明的該製法，第一最低樹脂絕緣層與第一填溝部位係藉由自第一主表面端加壓接合樹脂膜而一同形成，並彼此相連且為一整體。其次，第二最低樹脂絕緣層與第二填溝部位係藉由自第二主表面端加壓接合樹脂膜而一同形成，並彼此相連且為一整體。第一填溝部位與第二填溝部位共同組合成前揭的填溝部位。以前揭方式加壓接合樹脂膜使得以形成具有第一或第二填溝部位之厚度分佈均勻的第一或第二最低樹脂絕緣層(其為彼此相連並為一整體)。再者，將第一填溝部位與第二填溝部位組合成填溝部位可增加陶瓷次芯部在第一與第二主表面端上的黏著性。
在本發明的第二或第三個配線基板製法中，在薄膜形成與載入步驟中，在第一最低樹脂絕緣層與第一填溝部位未完全固化(半固化)的狀態下，由第二主表面加壓接合樹脂膜便可形成第二最低樹脂絕緣層與第二填溝部位。
根據本發明的該製法，因為第二最低樹脂絕緣層與第二填溝部位係於第一最低樹脂絕緣層與第一填溝部位未完全固化(半固化)的狀態下，由第二主表面加壓接合樹脂膜而形成，所以第一填溝部位與第二填溝部位係彼此相連並成為一整體，且因而變成該填溝部位。因此，芯板與配線疊層間的黏著性更為提高。
在本發明的第二或第三個配線基板製法中，該製法更可包含：使用具有黏著劑於一表面上的片材密封為與芯部本體主表面相通之通孔的次芯部容納空間第二主表面端開口的一密封步驟(作為在次芯部容納步驟前的執行步驟)，其中該黏著劑係暴露於次芯部容納空間內部；以及在次芯部容納步驟中，將該陶瓷次芯部穿經次芯部容納空間的第一主表面端開口並固定於黏著劑上，便可由第二主表面端支撐陶瓷次芯部。
根據本發明的該製法，因為陶瓷次芯部係以固定於具有黏著劑之片材的方式而容納於次芯部容納空間內，所以在形成最低樹脂絕緣層與(第一)填溝部位前便可輕易地且精確地定位陶瓷次芯部。
在次芯部容納步驟前，本發明的第二或第三個配線基板製法更可包含：表面化學處理步驟，其在形成於芯部本體二個主表面上的導體圖案當中，僅增加對在第一主表面端導體圖案上之樹脂材料的黏著性；以及覆蓋尚未進行表面化學處理之第二主表面端導體圖案的步驟，其係以具有黏著劑的片材密封次芯部容納空間的第二主表面端開口；且該製法可為：在次芯部容納步驟中，將陶瓷次芯部容納於次芯部容納空間中，其中陶瓷次芯部的表面化學處理僅於形成在陶瓷次芯部二個主表面上之導體圖案中的第一主表面端導體圖案上進行；以及在薄膜形成與載入步驟中，依序進行由第一主表面端加壓接合樹脂膜於芯部本體與陶瓷次芯部而形成第一最低樹脂絕緣層與第一填溝部位的步驟、將片材剝離芯部本體與陶瓷次芯部第二主表面並同時在芯部本體上之第二主表面端導體圖案與陶瓷次芯部上之第二主表面端導體圖案上進行表面化學處理的步驟，以及由第二主表面端加壓接合樹脂膜於芯部本體與陶瓷次芯部而形成第二最低樹脂絕緣膜與第二填溝部位的步驟。
在已進行表面化學處理(諸如粗化處理，用於增加對樹脂材料的黏著性)之芯部本體或陶瓷次芯部上的導體圖案施加黏著劑而將密封組件黏著於芯部本體或陶瓷次芯部時，黏著密封組件可能會發生在剝離密封組件後，導體圖案便失去表面化學處理效果的狀況(諸如，粗化表面的粗糙度係為黏著劑所撫平)。該狀況可藉由以前揭本發明製法的順序，在芯部本體與陶瓷次芯部的導體圖案上進行表面化學處理而被避免。
 [第一個實施例]
本發明第一個實施例的配線基板將參考圖式而說明如下。第1圖為第一個實施例之配線基板1A結構的示意剖面圖。在下列說明中，就板狀組件而言，圖式上方的表面稱為第一主表面WP1,MP1，而圖式下方的表面稱為第二主表面WP2,MP2。配線基板1A具有陶瓷次芯部(疊層陶瓷電容器)3位於芯板CB中的焊料凸塊7下方。使用陶瓷次芯部3縮短半導體積體電路裝置(IC晶片)C與陶瓷次芯部3間的內連長度為內連電感元件減少的原因之一，此舉對於降低IC晶片C的開關雜訊及穩定其操作電源供應電壓而言為重要的。因為由陶瓷製成且線性膨脹係數因而小於絕緣材料製成之芯部本體2的陶瓷次芯部3係配置於芯板CB中的焊料凸塊7下方，配線基板1A與IC晶片C間的線性膨脹係數差降低，且配線基板1A因而不會因熱應力而易於斷線。
第2圖為配置於IC晶片C與主機板(諸如母板)GB間的配線基板1A。IC晶片C具有訊號端子、電源端子及接地端子於第二主表面上，並覆晶連接至已形成於配線基板1A之第一主表面WP1上的焊料凸塊7(Pb－Sn,Sn－Ag,Sn－Sb或Sn－Zn焊料)。為延長焊料凸塊7的熱疲勞壽命，IC晶片C與配線基板1A之第一主表面WP1間的間隔填充有為熱固性樹脂的未充滿材料。另一方面，主機板(諸如母板)GB主要由為填料(陶瓷微粒或纖維)所強化的樹脂材料製成，並經由形成在配線基板1A之第二主表面WP2上的焊料球BL而連接至端子襯墊56(見第1圖)。
第3圖為配線基板1A的第一主表面WP1。焊料凸塊7係以格子型式(或交錯型式)排列。在焊料凸塊7當中，電源端子7a與接地端子7b係以方格型式排列於中心區域，且訊號端子7a排列於其周圍。焊料凸塊7對應於IC晶片C的各端子。
芯部本體2為耐熱樹脂板(諸如雙順丁烯二酸醯亞胺三氮樹脂板)或纖維強化樹脂板(諸如玻璃纖維強化環氧樹脂板)的板狀組件。配線圖案(內層圖案)可形成於芯部本體2內，在該狀況下甚至可提高配線基板1A的功能。再者，芯部本體2可藉由將薄絕緣層疊層於芯部上而形成。次芯部容納空間(通孔)25形成於包含焊料凸塊7下方區域的區域中，而與主表面MP1,MP2相通。板狀陶瓷次芯部3容納於次芯部容納空間25內。芯板CB因而形成。
陶瓷次芯部3為多個陶瓷層33與多個電極導體層36或37交錯疊層的疊層陶瓷電容器。電極導體層36組及電極導體層37組之一為對應於電源端子7a的電源端電極導體層，而另一者則為對應於接地端子7b的接地端電極導體層。如此，電極導體層36與電極導體層37係於疊層方向上交錯排列，以便彼此以陶瓷層33隔開，並因而以DC方式彼此隔離。連接至電源端電極導體層或接地端電極導體層的金屬襯墊31及金屬襯墊31周圍的堤金屬層39係形成於陶瓷次芯部3的各主表面MP1與MP2上。
更具體地說，如第9A圖的水平剖面圖所示，在電極導體層36於水平面上延伸的層中，電極導體層36係與連接至電極導體層37的穿透導體32隔離，該電極導體層37位於電極導體層36的正上與正下方且陶瓷層33介於其間，以及間隙係為陶瓷層33的連接部位所填充。另一方面，如第9B圖所示，在電極導體層37於水平面上延伸的薄層中，電極導體層37係與連接至電極導體層36的穿透導體32隔離，該電極導體層36位於電極導體層37的正上與正下方且陶瓷層33介於其間，以及間隙係為陶瓷層33的連接部位所填充。陶瓷次芯部3由於具有前揭結構而可作為疊層陶瓷電容器。
藉由同時燒製下述陶瓷材料與金屬材料便可製備前揭疊層陶瓷電容器。如第10圖所示，藉由衝壓、電射孔成形或類似方式便可將通孔形成於含有陶瓷材料粉末(以變成陶瓷層33)的陶瓷生坯片中。填充(以形成部分的穿透導體32)並圖樣化通孔，而形成電極導體層36或37；或者，藉由壓印方式塗敷含有金屬材料粉末的金屬膏而形成金屬襯墊31及堤金屬層39於陶瓷生坯片的一主表面上。所獲得的陶瓷板單元3P係疊層在一起，並燒製所形成的疊層本體，藉此獲得疊層陶瓷電容器。最終藉由穿透導體32而在疊層方向上彼此連接的電極導體層36或37係藉由壓印方式塗敷金屬膏而在形成其圖案時個別成形。
陶瓷層33的陶瓷材料實例為氧化鋁、氮化矽、氮化鋁及玻璃陶瓷，其中該玻璃陶瓷係藉由添加40至60重量%之諸如硼矽酸鹽玻璃或鉛硼矽酸鹽玻璃的無機填料而製備。金屬襯墊31、穿透導體32、電極導體層36,37及堤金屬層39的金屬材料實例為鎳基或銀基金屬。金屬襯墊31及堤金屬層39的表面鍍銅。
陶瓷次芯部3為12.0 mm x 12.0 mm x0.8 mm(厚度)的正方平板。陶瓷次芯部3的厚度以0.2 mm至1.0 mm為佳。倘若厚度小於0.2 mm，則當陶瓷次芯部3安裝於上焊料凸塊7上時，其無法可靠地支撐IC晶片C。另一方面，倘若厚度大於1.0 mm，則配線基板1A將太厚。陶瓷次芯部3沿著四個直立邊去角。
參考第1圖，陶瓷次芯部3與芯部本體2間的間隙(為次芯部容納空間25的一部分)填有樹脂材料製成的填溝部位4。填溝部位4與形成於第一主表面MP1端上之配線疊層L1的最低樹脂絕緣層B0相連且為一整體。如此，填溝部位4用於將陶瓷次芯部3固定於芯部本體2，並藉由其本身的彈性變形而吸收陶瓷次芯部3及芯部本體2在水平方向與厚度方向的線性膨脹係數差。由於填溝部位4與最低樹脂絕緣層B0相連且為一整體，所以其與芯板CB及配線疊層L1的黏著性極強。
設於芯板CB之主表面MP1上的配線疊層L1具有由樹脂絕緣層B0,B11－B14及導體層M11－M14所組成的疊層結構。設於芯板CB之主表面MP2上的配線疊層L2具有由樹脂絕緣層B21－B24及導體層M21－M24所組成的疊層結構。
與填溝部位4相連且為一整體的最低樹脂絕緣層B0係形成於芯板CB的第一主表面MP1上。以最低樹脂絕緣層B0覆蓋芯板CB使其得以藉由最低樹脂絕緣層B0的彈性變形而吸收陶瓷次芯部3及安裝於配線疊層L1上之IC晶片C間的線性膨脹係數差(在厚度方向上)。此將避免諸如陶瓷次芯部3周圍之內連斷線的問題。填溝部位4及最低樹脂絕緣層B0可以藉由添加酸酐至環氧樹脂或諸如胺之樹脂所製備的樹脂製成。
樹脂絕緣層B11－B14及B21－B24基本上由諸如環氧樹脂的樹脂材料製成，並含有用於調整介電常數或介電崩潰電壓之適量的無機填料(諸如氧化矽粉末)。在樹脂絕緣層B11－B14及B21－B24當中，樹脂絕緣層B11－B13及B21－B23稱為組裝層或通孔層，並用於導體層M11－M13或M21－M23間的絕緣。用於層間連接的通孔導體6及多層穿透通孔導體65係穿經樹脂絕緣層B11－B14及B21－B24而形成。另一方面，樹脂絕緣層B14及B24為防焊層，並形成有用於暴露出導體墊55或56的孔洞。
雖然填溝部位4及最低樹脂絕緣層B0基本上由與樹脂絕緣層B11－B14及B21－B24相同的環氧樹脂所製成，但是其線性膨脹係數係藉由改變無機填料的含量而做調整。亦即，填溝部位4及最低樹脂絕緣層B0的填料含量較高，並因而具有較樹脂絕緣層B11－B14及B21－B24小的線性膨脹係數。
最低樹脂絕緣層B0之線性膨脹係數位於陶瓷次芯部3與樹脂絕緣層B11－B14及B21－B24之線性膨脹係數的中間。更具體地說，雖然陶瓷次芯部3與樹脂絕緣層B11－B14及B21－B24的線性膨脹係數分別為3至13 ppm/℃及40至50 ppm/℃，但是最低樹脂絕緣層B0的線性膨脹係數小於或等於32 ppm/℃(0除外)。(特別地是，當最低樹脂絕緣層B0的線性膨脹係數希冀匹配陶瓷次芯部3時，最低樹脂絕緣層B0的線性膨脹係數最好小於或等於25 ppm/℃)。為獲得該線性膨脹係數，最低樹脂絕緣層B0的填料含量可設定為53至80重量%。(特別地是，當最低樹脂絕緣層B0的線性膨脹係數希冀匹配陶瓷次芯部3時，最低樹脂絕緣層B0的線性膨脹係數最好大於或等於重量%)。
芯部本體2與陶瓷次芯部3的高度很少完全相同。通常，如第13A及13B圖所示任一者的高度，且連接芯部本體2內端面頂端25A(亦即，第一主表面MP1端上的開口)及陶瓷次芯部3外端面頂端35A的平面101係傾斜自芯部本體2的第一主表面MP1。另一方面，因為最低樹脂絕緣層B0係藉由印刷樹脂膏(詳細說明如後)而形成，所以要壓平最低樹脂絕緣層B0，以使位於芯部本體2與陶瓷次芯部3間之間隙上方的其表面102傾斜(傾斜自芯部本體2的第一主表面MP1)接近零。因為最低樹脂絕緣層B0被壓平，所以上方的樹脂絕緣層B11－B14亦被壓平。相似地，分別位於陶瓷次芯部3與芯部本體2上方之最低樹脂絕緣層B0的表面103,104亦實質地平行於芯部本體2的第一主表面MP1(亦即，表面103,104的傾斜接近零)。
該傾斜可相對於芯部本體2的第一主表面MP1定義。亦即，位於芯部本體2與陶瓷次芯部3間之間隙上方的表面102、位於陶瓷次芯部3上方的表面103及位於芯部本體2上方的表面104的傾斜度係定義為表面102－104出現在平行於配線基板1A厚度方向之剖面上的直線與芯部本體2的第一主表面MP1出現在相同剖面上的直線所形成的角度。相似地，連接芯部本體2內端面頂端25A及陶瓷次芯部3外端面頂端35A的平面101傾斜度係定義為平面101出現在平行於配線基板1A厚度方向之剖面上的直線與芯部本體2的第一主表面MP1出現在相同剖面上的直線所形成的角度。
一平面係以一通過點及一法線向量(亦即，垂直平面的向量)定義之。因此，藉由決定預設的參考位置，位於芯部本體2與陶瓷次芯部3間之間隙上方的表面102、位於陶瓷次芯部3上方的表面103、位於芯部本體2上方的表面104及連接芯部本體2內端面頂端25A及陶瓷次芯部3外端面頂端35A的平面101傾斜度(傾斜自芯部本體2的第一主表面MP1)係分別定義為表面102－104及平面101之法向量與芯部本體2第一主表面MP1之法向量所形成的角度。
導體層M11－M14及M21－M24由銅電鍍形成的內連51,53及導體墊55,56等所組成。通孔導體6,65用於導體層M11－M14及M21－M24間的層間連接，因而形成由導體墊55至導體墊56的導通路徑(用於訊號傳送、電源供應及接地)。導體墊55,56設以用於形成焊料凸塊7或焊料球BL，且其表面為鍍鎳金。
特別地是，通孔導體65為穿透最低樹脂絕緣層B0及相鄰樹脂絕緣層B11等二層的多層穿透通孔導體。嚴格說來，通孔導體65將形成於陶瓷次芯部3第一主表面MP1上的導體墊31(導體層M11)連接至形成於相鄰樹脂絕緣層B11上的導體層M12。
通孔係穿經芯板CB的芯部本體2及樹脂絕緣層B0,B11,B21而形成，且用於導通配線疊層L1,L2的通孔導體21係形成於通孔的內表面上。通孔導1體21對應於各訊號端子7s。通孔導體21的內部空間填充為環氧樹脂的樹脂填孔材料23，且該環氧樹脂含有諸如氧化矽填料的無機填料；以及鍍銅形成的封蓋導體52設於各通孔導體21的二端。由導體層M12延伸至導體層M22並具有芯部基板CB作為主要部件的配線基板1A部位稱為“芯部CR”。
其次，本發明實施例的配線基板製法將參考圖式做說明。第4至8圖為配線基板1A的製法。
在步驟1，導體圖案54(導體層M11,M12)形成於芯部本體2的二個主表面MP1,MP2上。為此目的，使用覆銅疊層，其中該覆銅疊層為35微米厚的銅箔黏著於耐熱樹脂板(諸如雙順丁烯二酸醯亞胺三氮樹脂板)，或尺寸400mm x 400mm x 0.8 mm(厚度)的纖維強化樹脂板(諸如玻璃纖維強化環氧樹脂板)。使用遮罩將銅箔蝕刻成導體圖案54。
在步驟2，使用路由器形成與主表面MP1,MP2相通之作為次芯部容納空間25的通孔。作為次芯部容納空間25的通孔為各邊尺寸14.0 mm之實質正方形剖面的孔洞。次芯部容納空間(通孔)25的壁面沿著四個壁面連接線形成有內圓角(fillet)。使用過錳酸鉀或類似物將次芯部容納空間25的端面進行粗化處理，便可提高對後續形成之填溝部位4的黏著性。再者，可施加有機化物(耦合劑)於端面上。
在步驟3(粗化步驟)，在形成於芯部本體2之二個主表面MP1,MP2上的導體圖案54當中，僅於形成在第一主表面MP1上的導體圖案54進行提高對樹脂材料之黏著性的表面化學處理。該表面化學處理的實例為用於粗化銅表面的銅粗化處理(諸如，熟知的微蝕刻處理或黑化處理)。粗化銅表面可藉由固著效果而提高對配線疊層L1之最低樹脂絕緣層B0的黏著性。為充分獲得該效果，最好進行銅粗化處理，以使JIS－B－0601的10點平均粗糙度(Rz)變為約0.3至20微米。在銅粗化處理後進行清洗處理。若有必要，可使用矽烷耦合劑進行耦合處理。
表面化學處理的另一個實例為形成含有銅、錫的極薄合金黏著層於銅表面上的處理。在無須粗化銅表面的情況下，該處理可對配線疊層L1的最低樹脂絕緣層B0獲得充分的黏著性。更具體地說，該黏著層包含銅、錫及第三金屬(選自Ag,Zn,Al,Ti,Bi,Cr,Fe,Co,Ni,Pd,Au及Pt中的至少一種金屬)的合金。例如，黏著層包含約1至50原子%的銅、約20至98原子%的錫及約1至50原子%的第三金屬。為獲得足夠的黏著效果，黏著層厚度最好為0.001至1微米。
在步驟4(密封步驟)，次芯部容納空間25的第二主表面MP2端開口25B係以具有黏著劑於一表面上的膠片S密封，其中該黏著劑係暴露於次芯部容納空間25的內部。膠片S的黏著劑最好具有高於或等於8.0N/25 mm(以180。剝離法(JIS Z 0237)量測)的黏著強度。單位“N/25 mm”意指在25mm寬的膠片試樣上量測所得的力。膠片S(基底)可為聚酯、聚亞醯胺、PET或類似物的樹脂片。例如，設於膠片S之一表面上的黏著劑ad可為聚矽氧黏著劑、丙烯酸黏著劑、熱塑性橡膠黏著劑或類似物。
在步驟5(次芯部容納步驟)，陶瓷次芯部3係穿經第一主表面MP1端開口25A而插入次芯部容納空間25中，並固定於黏著劑ad上。所以，陶瓷次芯部3為第二主表面MP2端所支撐。陶瓷次芯部3可使用安裝設備而精確地容納於其中。
在本步驟容納的陶瓷次芯部3係使得僅有設於其第一主表面MP1上的金屬墊31及導體圖案39已預先進行銅粗化處理。如第5圖所示，膠片S的黏著劑ad係黏著在設於芯部本體2第二主表面MP2上的導體圖案54、金屬墊31及設於陶瓷次芯部3第二主表面MP2上的導體圖案39。然而，因為這些金屬墊與圖案並未進行銅粗化處理，所以縱使黏著劑ad嵌入粗化表面亦不發生。
如第11圖(上視圖)所示，配線基板1A的製程係執行於由製品區PR及製品區PR周圍之邊際區DR所組成的多製品製造板R上，其中在製品區PR內配置有將變成配線基板1A的多製品部位。第11圖為完成步驟5後的狀態，亦即，陶瓷次芯部3剛容納於次芯部容納空間25中的狀態。一間隙形成於芯部本體2與陶瓷次芯部3間。在下一步驟中，該間隙將填充樹脂材料而形成最低樹脂絕緣層B0，並因而形成填溝部位4。次芯部容納空間25與陶瓷次芯部3皆為正方形。為避免填溝部位4形成於間隙中時發生裂痕，次芯部容納空間25的壁面將沿著壁面連接線形成內圓角，並將陶瓷次芯部3的相應邊線去角。
在步驟6(印刷步驟)，使用橡膠刮刷SK而由陶瓷次芯部3及芯部本體2的第一主表面MP1端加壓印刷樹脂膏4P，以將樹脂膏4P載入陶瓷次芯部3與芯部本體2間的間隙(形成經載入的樹脂部位)。使用橡膠刮刷SK的加壓印刷得以在未形成空孔的情況下將樹脂膏4P載入陶瓷次芯部3與芯部本體2間的間隙。在本加壓印刷中，樹脂膏4P係於未使用遮罩的情況下直接印刷於陶瓷次芯部3與芯部本體2的第一主表面MP1上。因此，在陶瓷次芯部3與芯部本體2間的間隙填充以樹脂膏4P的同時，陶瓷次芯部3與芯部本體2的第一主表面MP1上完全地覆以與所載入的樹脂部位相連且為一整體的薄層(亦即，形成將變成最低樹脂絕緣層B0的薄層)。所形成的樹脂膏4P載入部位及覆蓋層係以加熱及烘乾進行固化，因而形成填溝部位4與最低樹脂絕緣層B0。
參考第11圖，在步驟6，樹脂膏4P係沈積在位於陶瓷次芯部3之一端的部分邊際區DR上，並藉由刮刷SK(見第6圖)而移向位於陶瓷次芯部3之另一端的邊際區PR另一部分，藉此在陶瓷次芯部3與芯部本體2間的間隙載入樹脂膏4P，並形成完全覆蓋於陶瓷次芯部3與芯部本體2之第一主表面MP1上的薄層。
例如，在室溫(諸如25℃)至120℃的溫度範圍中，樹脂膏4P的黏滯性設定在約6(最好為30)至57 Pa.s。樹脂膏4P可為藉由添加酸酐至環氧樹脂或諸如胺之樹脂而製備的樹脂。
在藉由加熱與烘乾固化樹脂膏4P而形成填溝部位4與最低樹脂絕緣層B0之後，使用過錳酸鉀或類似物進行粗化處理，便可提高對後續形成之樹脂絕緣層B11與B21的黏著性。
在步驟7及後續步驟中，藉由交錯疊層導體層M12－M14及樹脂絕緣層B11－B14於容納有陶瓷次芯部3之芯板CB的第一主表面MP1(更具體地說，最低樹脂絕緣層B0)上，並交錯疊層導體層M22－M24及樹脂絕緣層B21－B24於芯板CB的第二主表面MP2上而形成配線疊層L1,L2。此係藉由熟知的累加製程(半加法、光微影技術等之組合)而完成。
在步驟7，樹脂絕緣層B11,B21係分別疊層於容納有陶瓷次芯部3之芯板CB的第一主表面MP1(更具體地說，最低樹脂絕緣層B0)及第二主表面MP2上。
在步驟8，第一主表面MP1端上形成有多層滲透通孔65a，以便藉由諸如雷射通孔製程或光通孔製程之技術而穿透最低樹脂絕緣層B0及相鄰的樹脂絕緣層B11。在第二主表面MP2端上，通孔6a形成於樹脂絕緣層B12中。所以，導體墊31係部分暴露於通孔6a與多層穿透通孔65a的底部。在形成通孔6a與多層穿透通孔65a後，以使用過錳酸鉀或類似物的去污處理(亦即，移除樹脂殘留物的處理)清洗導體墊31。
在步驟9，使用鑽孔或類似方法形成通孔TH，以於厚度方向上穿透芯板CB、導體層M11,M21及形成於芯板CB主表面MP1,MP2上的樹脂絕緣層B0,B11,B21。在步驟10，銅電鍍係於整個表面上進行(有電銅電鍍係於無雷銅電鍍後進行)，以將通孔導體6與多層穿透通孔導體65形成於通孔6a與多層穿透通孔65a中，並將通孔導體21形成於通孔TH內表面上。
在步驟11，將樹脂填孔材料23載入為通孔導體21所圍繞的空間內，並於整個表面上進行銅電鍍而形成封蓋導體52。在步驟12，將覆蓋樹脂絕緣層B11,B21的電鍍銅層蝕刻成內連51圖案。因而獲得芯部CR。其次，樹脂絕緣層B12－B14及導體層M13,M14係交錯疊層，且樹脂絕緣層B22－B24及導體層M23,M24係以前揭相同方式交錯疊層。藉由諸如雷射通孔製程或光通孔製程之技術而形成孔洞於樹脂絕緣層B14,B24中，以部分暴露出導體墊55,56。在導體墊55,56表面上進行鎳金電鍍，並形成焊料凸塊7於導體墊55上。其次，進行諸如電性測試及外觀測試的常規測試，因而完成第1圖的配線基板1A。
[第二個實施例]
本發明第二個實施例的配線基板將參考圖式而進行說明。第12圖為第二個實施例之配線基板1B結構的示意剖面圖。下列說明主要集中在與第一個實施例之配線基板1A的差異點，而與第一個實施例相同或相當的元件將賦予相同的參考符號且不再說明。
第二個實施例之配線基板1B並無第一個實施例之配線基板1A的相鄰樹脂絕緣層B11。亦即，在第一主表面MP1端配線疊層L1中，通孔導體6僅穿透最低樹脂絕緣層B10，並將形成於陶瓷次芯部3第一主表面MP1上的導體墊31(導電層M11)連接至形成於最低樹脂絕緣層B10上的導電層M12。
為製造配線基板1B，在步驟7僅有樹脂絕緣層B21疊層於芯板CB的第二主表面MP2上(見第7圖)。
再者，為製造配線基板1B，前揭的步驟6及後續步驟係改成將說明如下的步驟6’~14’。
步驟6’~8’為膜形成與載入步驟。首先，在步驟6’，如第15圖所示，樹脂膜91係於第一主表面MP1上加壓接合於芯部本體2及陶瓷次芯部3，且陶瓷次芯部3係由第二主表面MP2的膠片S而支撐於次芯部容納空間25內。所以，形成第一主表面MP1端配線疊層L1的最低樹脂絕緣層B0，並形成第一填溝部位41，其中該第一填溝部位41係填充芯部本體2與陶瓷次芯部3間之間隙的第一主表面MP1端部位，並與最低樹脂絕緣層B0相連。
藉由以真空疊層法作業的疊層機，而於低壓氣氛中將為具有脫模片92之樹脂膜9的一部分的樹脂膜91加壓接合於芯部本體2與陶瓷次芯部3的第一主表面MP1。該加壓接合係藉由疊層機的加熱/加壓輥而進行。所以，部分樹脂膜91係載入芯部本體2與陶瓷次芯部3間之間隙的第一主表面MP1端部位(諸如約一半的部位)，並變成第一填溝部位41。後續步驟將填充第一填溝部位41未形成於其中的剩餘第二主表面MP2端部位4S。根據該方法，所載入的第一填溝部位41係終止於間隙的中途，因而無法進入第二主表面MP2端。
具有脫膜片92之樹脂膜9的樹脂膜91約有100微米厚，且較用於疊層其他樹脂絕緣層B12,B13,B22,B23的樹脂膜為厚，因為其必須形成填溝部位41。更具體地說，樹脂膜91較尚未固化之樹脂絕緣膜B10厚約1.5至2倍，較最終型式之樹脂絕緣膜B10厚約3至4倍，以及較陶瓷次芯部3厚約10%至20%。
在步驟7’，如第16圖所示，剝離黏著於芯部本體2及陶瓷次芯部3之第二主表面MP2的膠片S。在剝離膠片S後，以諸如乙醇溶劑(IPA)的有機溶劑移除殘留的黏著劑ad。其次，為增加對後續形成之樹脂絕緣層B21的黏著性，在形成於芯部本體2之第二主表面MP2上的導體圖案54及形成於陶瓷次芯部3之第二主表面MP2上的導體圖案(金屬墊31及堤金屬層39)進行銅粗化處理。
在步驟8’，如第17圖所示，樹脂膜91係於第二主表面MP2上加壓接合於芯部本體2及陶瓷次芯部3，且陶瓷次芯部3係由第一主表面MP1端而為樹脂絕緣層B10及第一填溝部位41所支撐。所以，形成第二主表面MP2端配線疊層L2的最低樹脂絕緣層B21，並形成第二填溝部位42，其中該第二填溝部位42係與最低樹脂絕緣層B21相連，並填充芯部本體2與陶瓷次芯部3間之間隙的剩餘部位4S(亦即，未填充有第一填溝部位41的部位)。
第二主表面MP2端樹脂膜91係以同第一主表面MP1端樹脂膜91的方式進行加壓接合。亦即，藉由以真空疊層法作業的疊層機，而於低壓氣氛中將為具有脫模片92之樹脂膜9的一部分的樹脂膜91加壓接合。在第一主表面MP1端樹脂絕緣層B10及第一填溝部位41未完全固化(半固化)的狀態下加壓接合樹脂膜91。藉此方法，在步驟9’，如第18圖所示，當完全固化時，第一填溝部位41及第二填溝部位42係彼此整合成完全填充芯部本體2與陶瓷次芯部3間之間隙的填溝部位4。相當於步驟9’之第18圖的頂部表示脫模片22由樹脂膜91移除前的狀態。
在步驟10’及後續步驟中，藉由交錯疊層導體層M12－M14及樹脂絕緣層B12－B14於樹脂絕緣層B10上，並交錯疊層導體層M22－M24及樹脂絕緣層B22－B24於樹脂絕緣層21上，便可形成配線疊層L1，L2。此可藉由熟知的累加製程(半加法、光微影技術等之組合)而完成。
在步驟10’，藉由諸如雷射通孔製程或光通孔製程之技術將通孔6a形成於最低樹脂絕緣層B10中。所以，金屬墊31係部分暴露於通孔6a的底部。在形成通孔6a後，以使用過錳酸鉀或類似物的去污處理(亦即，移除樹脂殘留物的處理)清洗金屬墊31表面。可以令人滿意的方式進行通孔6a形成及去污處理，因為僅有該一層(亦即，樹脂絕緣層B10或B21)形成於金屬墊31上，亦即，具有不同特性的多個樹脂絕緣層並未形成於金屬墊31上。
在步驟11’，使用鑽孔或類似方法形成通孔TH，以於厚度方向上穿透芯板CB、導體層M11,M21及形成於芯板CB主表面MP1,MP2上的樹脂絕緣層B10,B21。在步驟12’，銅電鍍係於整個表面上進行(有電銅電鍍係於無電銅電鍍後進行)，以將通孔導體6形成於通孔6a中，並將通孔導體21形成於通孔TH內表面上。在步驟13’，將樹脂填孔材料23載入為通孔導體21所圍繞的空間內，並於整個表面上進行銅電鍍而形成封蓋導體52。在步驟14’，將覆蓋樹脂絕緣層B10,B21的電鍍銅層蝕刻成內連51圖案。
因而獲得芯部CR。其次，樹脂絕緣層B12－B14及導體層M13,M14係交錯疊層，且樹脂絕緣層B22－B24及導體層M23,M24係以前揭相同方式交錯疊層。藉由諸如雷射通孔製程或光通孔製程之技術而形成孔洞於樹脂絕緣層B14,B24中，以部分暴露出導體墊55,56。在導體墊55,56表面上進行鎳金電鍍，並形成焊料凸塊7於導體墊55上。其次，進行諸如電性測試及外觀測試的常規測試，因而完成第12圖的配線基板1B。
前揭第一個實施例(第1圖)及第二個實施例(第12圖)係有關整個陶瓷次芯部3為疊層陶瓷電容器的狀況，惟本發明並非僅限於該狀況。例如，配線基板可為無疊層陶瓷電容器設於陶瓷次芯部3中者(見第20圖所示的配線基板1C)，或設有疊層陶瓷電容器而僅佔用陶瓷次芯部3之第一主表面MP1端部位者(見第21圖所示的配線基板1D)。陶瓷次芯部3可為陶瓷材料薄膜形成於基板(非限定為陶瓷基板)上的陶瓷電容器。
例如，第21圖所示的薄膜電容器部位3c可以第22－24圖所示的製程製造。薄膜電容器部位3c係形成於陶瓷基座34上。如前所述，陶瓷基座34係藉由疊層並燒製含有陶瓷材料粉末的陶瓷生坯片而進行製備，其中金屬粉膏係載入藉由衝壓、雷射孔形成等方式而形成的通孔中。
首先，在步驟C1，金屬薄膜367形成於陶瓷基座34的一主表面上。在步驟C2，蝕刻移除圍繞電源或接地穿透導體32之金屬薄膜367的這些部位(狀似甜甜圈者)，藉此隔離穿透導體32與電極導體薄膜36。第24A圖為該狀態下之製程中之薄膜電容器部位的上視圖。在步驟C3，一介電薄膜38係以諸如溶膠凝膠法形成，以便覆蓋整個電極導體薄膜36。在步驟C4，孔洞係形成於相應穿透導體32之位置的介電薄膜38中。在步驟C5，一金屬薄膜367係以步驟C1的相同方式形成。在步驟C6，蝕刻移除異於前揭步驟C2所述之圍繞穿透導體32之金屬薄膜367的這些部位(狀似甜甜圈者)，藉此隔離穿透導體32與電極導體薄膜37。第24B圖為該狀態下之製程中之薄膜電容器部位的上視圖。多個介電薄膜38與多個電極導體薄膜36,37交錯疊層的結構係藉由重複前揭步驟而進行製備。
本發明的實施例已說明如前。然而，本發明並非僅限於這些實施例，並可於相當的範圍內以適當修改的型式執行之。
本申請案係以2005年6月3日申請的日本專利申請案JP 2005－163673號、2005年10月6日申請的日本專利申請案JP 2005－293806號及2006年3月28日申請的日本專利申請案JP 2006－87569號為基礎，其所有內容係以引用的方式詳細地納入本文中。
1A,1B,1C,1D．．．配線基板
2．．．芯部本體
3．．．陶瓷次芯部(疊層陶瓷電容器)
4．．．填溝部位
6,65．．．通孔導體
7．．．焊料凸塊
7a．．．電源端子
7b．．．接地端子
7s．．．訊號端子
8a,51,52,53,54,55．．．內連
21．．．通孔導體
23．．．樹脂填孔材料
25．．．次芯部容納空間
25A．．．第一主表面端開口
25B．．．第二主表面端開口
31．．．導體墊
32．．．穿透導體
33．．．陶瓷層
36,37．．．電極導體層
39．．．堤金屬層
56．．．端子襯墊
CB．．．芯板
CR．．．芯部
MP1,WP1．．．第一主表面
MP2,WP2．．．第二主表面
L1,L2．．．配線疊層
B．．．樹脂絕緣層
B0,B10．．．第一主表面端配線疊層的最低樹脂絕緣層
B11．．．鄰接最低樹脂絕緣層的樹脂絕緣層
B12－B14,B21－B24．．．樹脂絕緣層
M11．．．形成於芯部本體與陶瓷次芯部之第一主表面上的導體圖案
M12．．．形成於最低樹脂絕緣層上的導體層
M,M13,M14．．．導體層
M21－M24．．．導體層
C．．．半導體積體電路裝置(IC晶片)
GB．．．主機板(諸如母板)
S．．．膠片
101．．．芯部本體內端面的平面連接頂端及陶瓷次芯部外端面的頂端
102．．．位於芯部本體與陶瓷次芯部間之間隙上方的薄層表面
103．．．位於陶瓷次芯部上方的薄層表面
104．．．位於芯部本體上方的薄層表面
第1圖為本發明第一個實施例之配線基板結構的示意剖面圖。
第2圖為配置於半導體積體電路裝置(IC晶片)與主機板(諸如母板)間的配線基板。
第3圖為配線基板的第一主表面。
第4圖為配線基板的製造步驟。
第5圖為第4圖之製造步驟後的製造步驟。
第6圖為第5圖之製造步驟後的製造步驟。
第7圖為第6圖之製造步驟後的製造步驟。
第8圖為第7圖之製造步驟後的製造步驟。
第9圖(第9A與9B圖)為陶瓷次芯部(疊層陶瓷電容器)的水平剖面圖。
第10圖為陶瓷次芯部(疊層陶瓷電容器)的製程。
第11圖為剛完成步驟5(次芯部容納步驟)之狀態下的基板上視圖。
第12圖為本發明第二個實施例之配線基板結構的示意剖面圖。
第13圖(第13A與13B圖)為本發明配線基板之重要部位的放大圖。
第14圖(第14A與14B圖)為習用配線基板的製程。
第15圖為配線基板之另一製程的製造步驟。
第16圖為第15圖之製造步驟後的製造步驟。
第17圖為第16圖之製造步驟後的製造步驟。
第18圖為第17圖之製造步驟後的製造步驟。
第19圖為第18圖之製造步驟後的製造步驟。
第20圖為疊層陶瓷電容器未設於陶瓷次芯部中之第一個實施例的修改。
第21圖為疊層陶瓷電容器僅設於陶瓷次芯部之第一主表面端部上之第二個實施例的修改。
第22圖為薄膜電容器部位的製造步驟。
第23圖為第22圖之製造步驟後的製造步驟。
第24圖(第24A與24B圖)為製程中之薄膜電容器部位的上視圖。
1A．．．配線基板
2．．．芯部本體
3．．．陶瓷次芯部(疊層陶瓷電容器)
4．．．填溝部位
6,65．．．通孔導體
7．．．焊料凸塊
7a．．．電源端子
7b．．．接地端子
7s．．．訊號端子
8a,51,52,53,54,55．．．內連
21．．．通孔導體
23．．．樹脂填孔材料
25．．．次芯部容納空間
25A．．．第一主表面端開口
25B．．．第二主表面端開口
31．．．導體墊
32．．．穿透導體
33．．．陶瓷層
36,37．．．電極導體層
39．．．堤金屬層
56．．．端子襯墊
CB．．．芯板
CR．．．芯部
MP1,WP1．．．第一主表面
MP2,WP2．．．第二主表面
L1,L2．．．配線疊層
B．．．樹脂絕緣層
B0．．．第一主表面端配線疊層的最低樹脂絕緣層
B11．．．鄰接最低樹脂絕緣層的樹脂絕緣層
B12－B14,B21－B24．．．樹脂絕緣層
M11．．．形成於芯部本體與陶瓷次芯部之第一主表面上的導體圖案
M12．．．形成於最低樹脂絕緣層上的導體層
M13,M14．．．導體層
M21－M24．．．導體層

Claims (10)

  1. 一種用於製造設有芯板(CB)與配線疊層(L1、L2)之配線基板的方法，其中次芯部容納空間(25)為在芯部本體(2)上方及下方與第一及第二主表面(MP1,MP2)相通之通孔或具有開口於該芯部本體(2)之第一主表面(MP1)中之凹槽，為形成於該芯部本體(2)中，及陶瓷次芯部(3)係容納於該次芯部容納空間(25)中，且該等配線疊層(L1,L2)各由交錯疊層於該芯板(CB)之第一及第二主表面(MP1,MP2)之每一者上的樹脂絕緣層與導體層所形成；該方法包含以下列書寫順序執行的步驟：次芯部容納步驟，經由該次芯部容納空間(25)的第一主表面端開口(25A)，將該陶瓷次芯部(3)容納於該次芯部容納空間(25)中；該方法進一步特徵為：加壓印刷步驟，由該芯部本體(2)的第一主表面(MP1)及該陶瓷次芯部(3)的第一主表面(MP1)之側加壓印刷樹脂膏，藉由一刮刷將樹脂膏載入該芯部本體(2)與該陶瓷次芯部(3)間之間隙中，藉以形成填溝部位(4)，其中該填溝部位(4)與相鄰於該第一主表面(MP1)之第一主表面側上所形成之最低樹脂絕緣層(B0,B10)相連且一體成形。
  2. 如申請專利範圍第1項之方法，其中，在加壓印刷步驟中，樹脂膏於未使用遮罩的情況下直接加壓印刷在至少 該陶瓷次芯部(3)的第一主表面(MP1)上，以將樹脂膏載入在該芯部本體(2)與該陶瓷次芯部(3)間的間隙中；且與載入間隙中的樹脂膏相連的薄層係形成為與載入的樹脂相連的薄層，以使至少覆蓋該陶瓷次芯部(3)的第一主表面(MP1)。
  3. 如申請專利範圍第1項之方法，其中更包含有在加壓印刷步驟後執行的步驟：最低樹脂絕緣層形成步驟，形成第一主表面端配線疊層之最低樹脂絕緣層(B0,B10)於與載入樹脂相連的薄層上；多層穿通通孔形成步驟，形成穿通最低樹脂絕緣層(B0,B10)及與載入樹脂相連之薄層的多層穿通通孔，以於多層穿透通孔內部暴露出形成在該陶瓷次芯部(3)之第一主表面(MP1)上的導體墊(31)；以及多層穿通通孔導體形成步驟，以載入的方式形成多層穿通通孔導體(65)於各多層穿通通孔中。
  4. 如申請專利範圍第1項之方法，其中：該製法更包含有在次芯部容納步驟前的執行步驟：使用具有黏著劑(ad)於一表面上的片材，以該黏著劑(ad)係暴露於該次芯部容納空間(25)內部的方式密封與該芯部本體(2)之該等主表面(MP1,MP2)相通之通孔的該次芯部容納空間(25)之第二主表面端開口(25B)的步驟；以及在次芯部容納步驟中，藉由將該陶瓷次芯部(3)穿經該次芯部容納空間(25)的第一主表面端開口(25A)而容納該陶瓷次芯部(3)並固定於黏著劑，以由該第二主表面端 支撐該陶瓷次芯部(3)。
  5. 一種用於製造設有芯板(CB)與配線疊層(L1,L2)之配線基板的方法，其中一次芯部容納空間(25)為在芯部本體(2)上方及下方與第一及第二主表面(MP1,MP2)相通之通孔或具有開口於該芯部本體(2)之第一主表面(MP1)中之凹槽，為形成於該芯部本體(2)中，及一陶瓷次芯部(3)係容納於該次芯部容納空間(25)中，且該等配線疊層(L1,L2)各由交錯疊層於該芯板(CB)之主表面(MP1,MP2)之每一者上的樹脂絕緣層與導體層所形成；該方法包含以下列書寫順序執行的步驟：次芯部容納步驟，經由該次芯部容納空間(25)的第一主表面端開口(25A)，而將該陶瓷次芯部(3)容納於該次芯部容納空間(25)中；該方法更一步特徵為：薄膜形成與載入步驟，由第一主表面端將樹脂材料黏合於該芯部本體(2)與該陶瓷次芯部(3)以形成相鄰於該第一主表面(MP1)之第一主表面端配線疊層的最低樹脂絕緣層(B0,B10)，並將樹脂材料載入在該芯部本體(2)與該陶瓷次芯部(3)間的間隙中以形成與該最低樹脂絕緣層(B0,B10)相連且一體成形的填溝部位(4)。
  6. 一種用於製造設有一芯板(CB)及配線疊層之配線基板(L1,L2)的方法，其中次芯部容納空間(25)為在芯部本體(2)上方及下方與第一及第二主表面(MP1,MP2)相通之通孔，係形成於該芯部本體(2)中，及陶瓷次芯部(3)係容納於該次芯部容納空間(25)內，以及配線疊層(L1,L2) 之每一者係由交錯疊層於該芯板(CB)之第一與第二主表面之每一者上之樹脂絕緣層與導體層所形成；該方法包含以下列順序執行的步驟：次芯部容納步驟，其將該陶瓷次芯部(3)容納於該次芯部容納空間(25)中；該方法更一步特徵為：薄膜形成與載入步驟，將樹脂材料依序黏合於該芯部本體(2)與該陶瓷次芯部(3)，分別於二個主表面端上形成該等配線疊層(L1,L2)的最低樹脂絕緣層(B0,B10)，並將樹脂材料載入在該芯部本體(2)與該陶瓷次芯部(3)間的間隙以形成與該等二個主表面端之最低樹脂絕緣層(B0,B10)相連及一體成形的填溝部位(4)。
  7. 如申請專利範圍第5或6項之方法，其中該薄膜形成與載入步驟所包含的步驟有：形成一第一最低樹脂絕緣層作為該第一主表面端配線疊層的最低樹脂絕緣層，及以在該芯部本體(2)與該陶瓷次芯部(3)間的間隙之至少一第一主表面端部位，藉由自該第一主表面端加壓接合樹脂膜至該芯部本體(2)與該陶瓷次芯部(3)而填充一第一填溝部位(41)，成為自一第二主表面端支撐陶瓷次芯部(3)於該次芯部容納空間(25)，此空間為與該芯部本體(2)之該等主表面(MP1,MP2)相通的通孔的狀態之方式，而形成與該第一最低樹脂絕緣層相連的該第一填溝部位(41)；以及形成一第二最低樹脂絕緣層作為第二主表面端配線疊層的最低樹脂絕緣層，及以在該芯部本體(2)與該陶瓷次 芯部(3)間之間隙的剩餘部位，其未填充該第一填溝部位(41)，藉由自該第二主表面端加壓接合樹脂膜於該芯部本體(2)與該陶瓷次芯部(3)而填充第二填溝部位(42)成為藉由該第一最低樹脂絕緣層與該第一填溝部位(41)，而自第一主表面端支撐該陶瓷次芯部(3)的狀態之方式，形成與該第二最低樹脂絕緣層相連的第二填溝部位(42)。
  8. 如申請專利範圍第7項之方法，其中在薄膜形成與載入步驟中，該第二最低樹脂絕緣層與該第二填溝部位(42)係藉由在該第一最低樹脂絕緣層與該第一填溝部位(41)皆非完全固化的狀態下，自該第二主表面端加壓接合該樹脂膜而形成。
  9. 如申請專利範圍第7項之方法，其中：該製法在該次芯部容納步驟前的執行步驟更包含使用具有黏著劑(ad)於一表面上的片材(S)，以該黏著劑(ad)係暴露於該次芯部容納空間(25)內部的方式，密封與該芯部本體(2)之該等主表面(MP1,MP2)相通之通孔的次芯部容納空間(25)之第二主表面端開口(25B)的密封步驟；以及在該次芯部容納步驟中，藉由將該陶瓷次芯部(3)穿經該次芯部容納空間(25)的第一主表面端開口(25A)而容納該陶瓷次芯部(3)，並將該陶瓷次芯部(3)固定於該黏著劑(ad)上，便可由該第二主表面端支撐該陶瓷次芯部(3)。
  10. 如申請專利範圍第8項之方法，其中： 該製法在該次芯部容納步驟前的執行步驟更包含使用具有黏著劑(ad)於一表面上的片材(S)，以該黏著劑(ad)係暴露於該次芯部容納空間(25)內部的方式，密封與該芯部本體(2)之該等主表面(MP1,MP2)相通之通孔的次芯部容納空間(25)之第二主表面端開口(25B)的密封步驟；以及在該次芯部容納步驟中，藉由將該陶瓷次芯部(3)穿經該次芯部容納空間(25)的第一主表面端開口(25A)而容納該陶瓷次芯部(3)，並將該陶瓷次芯部(3)固定於該黏著劑(ad)上，便可由該第二主表面端支撐該陶瓷次芯部(3)。
TW095119500A 2005-06-03 2006-06-02 配線基板及其製造方法 TWI396481B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005163673A JP4726546B2 (ja) 2005-06-03 2005-06-03 配線基板の製造方法
JP2005293806A JP4880277B2 (ja) 2005-10-06 2005-10-06 配線基板の製造方法
JP2006087569A JP4497548B2 (ja) 2006-03-28 2006-03-28 配線基板

Publications (2)

Publication Number Publication Date
TW200731893A TW200731893A (en) 2007-08-16
TWI396481B true TWI396481B (zh) 2013-05-11

Family

ID=37000027

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095119500A TWI396481B (zh) 2005-06-03 2006-06-02 配線基板及其製造方法

Country Status (3)

Country Link
US (2) US7696442B2 (zh)
EP (1) EP1729552A3 (zh)
TW (1) TWI396481B (zh)

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
JP4783692B2 (ja) * 2006-08-10 2011-09-28 新光電気工業株式会社 キャパシタ内蔵基板及びその製造方法と電子部品装置
US8319111B2 (en) * 2006-10-04 2012-11-27 Ngk Spark Plug Co., Ltd. Wiring board having wiring laminate portion with via conductors embedded in resin insulating layers
US20080123318A1 (en) * 2006-11-08 2008-05-29 Atmel Corporation Multi-component electronic package with planarized embedded-components substrate
TWI306729B (en) * 2006-11-17 2009-02-21 Advanced Semiconductor Eng Method for making circuit board and multi-layer substrate with plated through hole structure
US8093506B2 (en) * 2006-12-21 2012-01-10 Ngk Spark Plug Co., Ltd. Multilayer wiring board and power supply structure to be embedded in multilayer wiring board
JP4870584B2 (ja) * 2007-01-19 2012-02-08 ルネサスエレクトロニクス株式会社 半導体装置
DE102007024189A1 (de) * 2007-05-24 2008-11-27 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe
US8440916B2 (en) * 2007-06-28 2013-05-14 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
WO2009119875A1 (ja) * 2008-03-24 2009-10-01 日本特殊陶業株式会社 部品内蔵配線基板
JP5356876B2 (ja) * 2008-03-28 2013-12-04 日本特殊陶業株式会社 多層配線基板及びその製造方法
US8863046B2 (en) * 2008-04-11 2014-10-14 International Business Machines Corporation Controlling impedance and thickness variations for multilayer electronic structures
US8549444B2 (en) * 2008-04-11 2013-10-01 International Business Machines Corporation Controlling impedance and thickness variations for multilayer electronic structures
US7921403B2 (en) * 2008-04-11 2011-04-05 International Business Machines Corporation Controlling impedance and thickness variations for multilayer electronic structures
JP5217640B2 (ja) * 2008-05-30 2013-06-19 富士通株式会社 プリント配線板の製造方法およびプリント基板ユニットの製造方法
JP2009290124A (ja) * 2008-05-30 2009-12-10 Fujitsu Ltd プリント配線板
JP2009290135A (ja) * 2008-05-30 2009-12-10 Fujitsu Ltd プリント配線板の製造方法および導電性接合剤
JP5217639B2 (ja) * 2008-05-30 2013-06-19 富士通株式会社 コア基板およびプリント配線板
JP5344394B2 (ja) * 2008-07-10 2013-11-20 山栄化学株式会社 硬化性樹脂組成物、並びにハロゲンフリー樹脂基板及びハロゲンフリービルドアッププリント配線板
EP2200413A4 (en) * 2008-09-30 2011-12-14 Ibiden Co Ltd MULTI-LAYER PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING MULTI-LAYER PRINTED CIRCUIT BOARD
JP2010114434A (ja) * 2008-10-08 2010-05-20 Ngk Spark Plug Co Ltd 部品内蔵配線基板及びその製造方法
JP2010171414A (ja) * 2008-12-26 2010-08-05 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
JP2010171413A (ja) * 2008-12-26 2010-08-05 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
US20100200949A1 (en) 2009-02-12 2010-08-12 International Business Machines Corporation Method for tuning the threshold voltage of a metal gate and high-k device
US8829355B2 (en) * 2009-03-27 2014-09-09 Ibiden Co., Ltd. Multilayer printed wiring board
JP5582944B2 (ja) 2009-09-28 2014-09-03 京セラ株式会社 配線基板、積層板及び積層シート
JP5536682B2 (ja) 2011-01-18 2014-07-02 日本特殊陶業株式会社 部品内蔵配線基板
JP2013051379A (ja) * 2011-08-31 2013-03-14 Panasonic Corp 高周波モジュールおよび高周波モジュールの検査方法
US8780576B2 (en) 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
US8628636B2 (en) * 2012-01-13 2014-01-14 Advance Materials Corporation Method of manufacturing a package substrate
JP6166878B2 (ja) * 2012-08-30 2017-07-19 新光電気工業株式会社 配線基板、及び、配線基板の製造方法
TWI543307B (zh) * 2012-09-27 2016-07-21 欣興電子股份有限公司 封裝載板與晶片封裝結構
CN103779284A (zh) * 2012-10-22 2014-05-07 欣兴电子股份有限公司 封装载板与芯片封装结构
CN103857210A (zh) * 2012-11-28 2014-06-11 宏启胜精密电子(秦皇岛)有限公司 承载电路板、承载电路板的制作方法及封装结构
KR20140083514A (ko) * 2012-12-26 2014-07-04 삼성전기주식회사 코어기판 및 그 제조방법, 그리고 전자부품 내장기판 및 그 제조방법
JP6158601B2 (ja) * 2013-06-10 2017-07-05 新光電気工業株式会社 配線基板及び配線基板の製造方法
WO2014209302A1 (en) * 2013-06-26 2014-12-31 Intel Corporation Metal-insulator-metal on-die capacitor with partial vias
AT514564B1 (de) * 2013-07-04 2015-02-15 Austria Tech & System Tech Verfahren zum Ankontaktieren und Umverdrahten
JP2015095587A (ja) * 2013-11-13 2015-05-18 日本特殊陶業株式会社 多層配線基板
JP6352644B2 (ja) * 2014-02-12 2018-07-04 新光電気工業株式会社 配線基板及び半導体パッケージの製造方法
KR102333083B1 (ko) * 2014-05-30 2021-12-01 삼성전기주식회사 패키지 기판 및 패키지 기판 제조 방법
TWI655727B (zh) 2014-06-17 2019-04-01 恆勁科技股份有限公司 封裝基板及包含該封裝基板的覆晶封裝電路
US10729001B2 (en) * 2014-08-31 2020-07-28 Skyworks Solutions, Inc. Devices and methods related to metallization of ceramic substrates for shielding applications
US20160095224A1 (en) * 2014-09-30 2016-03-31 Skyworks Solutions, Inc. Apparatus and methods related to ceramic device embedded in laminate substrate
US10306777B2 (en) * 2014-12-15 2019-05-28 Bridge Semiconductor Corporation Wiring board with dual stiffeners and dual routing circuitries integrated together and method of making the same
KR102163039B1 (ko) * 2015-04-07 2020-10-08 삼성전기주식회사 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
TWI563886B (en) 2015-10-28 2016-12-21 Ind Tech Res Inst Insulating colloidal material and multilayer circuit structure
GB2569466B (en) * 2016-10-24 2021-06-30 Jaguar Land Rover Ltd Apparatus and method relating to electrochemical migration
CN108235597B (zh) * 2018-02-08 2024-02-23 惠州奔达电子有限公司 一种pcb的制作方法及pcb
JP7464352B2 (ja) * 2018-03-09 2024-04-09 日東電工株式会社 配線基板およびその製造方法
JP7255788B2 (ja) * 2018-04-04 2023-04-11 住友電工プリントサーキット株式会社 フレキシブルプリント配線板用カバーフィルム及びフレキシブルプリント配線板
US11032917B2 (en) * 2018-06-08 2021-06-08 Unimicron Technology Corp. Circuit carrier board and manufacturing method thereof
US10999939B2 (en) * 2018-06-08 2021-05-04 Unimicron Technology Corp. Circuit carrier board and manufacturing method thereof
US10888001B2 (en) * 2018-06-08 2021-01-05 Unimicron Technology Corp. Circuit carrier board structure and manufacturing method thereof
JP7074872B2 (ja) * 2018-10-03 2022-05-24 シチズン電子株式会社 インレイ基板及びそれを用いた発光装置
US10790241B2 (en) 2019-02-28 2020-09-29 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118365A (ja) * 1999-09-02 2002-04-19 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268098A (ja) 1993-03-17 1994-09-22 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPH07283540A (ja) 1994-04-14 1995-10-27 Toagosei Co Ltd 多層プリント配線板およびその製造方法
US6010768A (en) 1995-11-10 2000-01-04 Ibiden Co., Ltd. Multilayer printed circuit board, method of producing multilayer printed circuit board and resin filler
JP2842378B2 (ja) 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
JP3207174B2 (ja) 1999-02-01 2001-09-10 京セラ株式会社 電気素子搭載配線基板およびその製造方法
JP3792445B2 (ja) * 1999-03-30 2006-07-05 日本特殊陶業株式会社 コンデンサ付属配線基板
JP3464168B2 (ja) 1999-06-02 2003-11-05 株式会社山武 球体接続器
JP2002118367A (ja) 1999-09-02 2002-04-19 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP4953499B2 (ja) 1999-09-02 2012-06-13 イビデン株式会社 プリント配線板
KR101084526B1 (ko) 1999-09-02 2011-11-18 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
CN101232775B (zh) 1999-09-02 2010-06-09 伊比登株式会社 印刷布线板及其制造方法
JP2001185442A (ja) * 1999-12-27 2001-07-06 Murata Mfg Co Ltd 積層コンデンサ、デカップリングコンデンサの接続構造および配線基板
JP3809053B2 (ja) 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
JP2002204071A (ja) 2000-01-31 2002-07-19 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP4885366B2 (ja) 2000-01-31 2012-02-29 日本特殊陶業株式会社 配線基板の製造方法
JP4641589B2 (ja) 2000-05-19 2011-03-02 イビデン株式会社 コンデンサおよび多層プリント配線板
CN1901181B (zh) 2000-09-25 2012-09-05 揖斐电株式会社 半导体元件及其制造方法、多层印刷布线板及其制造方法
JP4270769B2 (ja) 2000-12-15 2009-06-03 イビデン株式会社 多層プリント配線板の製造方法
JP2002237683A (ja) 2001-02-08 2002-08-23 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP4863563B2 (ja) 2001-03-13 2012-01-25 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP4863559B2 (ja) 2001-03-13 2012-01-25 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP4697828B2 (ja) 2001-03-13 2011-06-08 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US20020175402A1 (en) 2001-05-23 2002-11-28 Mccormack Mark Thomas Structure and method of embedding components in multi-layer substrates
US6636416B2 (en) * 2001-06-14 2003-10-21 Intel Corporation Electronic assembly with laterally connected capacitors and manufacturing method
JP4001786B2 (ja) 2002-06-27 2007-10-31 日本特殊陶業株式会社 配線基板の製造方法
JP4365641B2 (ja) 2002-07-10 2009-11-18 日本特殊陶業株式会社 多層配線基板及び多層配線基板の製造方法
US7438969B2 (en) * 2002-07-10 2008-10-21 Ngk Spark Plug Co., Ltd. Filling material, multilayer wiring board, and process of producing multilayer wiring board
JP2004200201A (ja) 2002-12-16 2004-07-15 Taiyo Yuden Co Ltd 電子部品内蔵型多層基板
JP3949064B2 (ja) * 2003-02-06 2007-07-25 ヒロセ電機株式会社 電気コネクタ
JP2004327624A (ja) 2003-04-23 2004-11-18 Shinko Electric Ind Co Ltd 部品内蔵多層回路基板
JP2003341010A (ja) 2003-06-20 2003-12-03 Micro-Tec Co Ltd スクリーン印刷機及びスクリーン印刷方法
JP2005039243A (ja) * 2003-06-24 2005-02-10 Ngk Spark Plug Co Ltd 中間基板
JP2005039217A (ja) 2003-06-24 2005-02-10 Ngk Spark Plug Co Ltd 中間基板
JP2005163673A (ja) 2003-12-03 2005-06-23 Denso Corp 可変容量式斜板型圧縮機
JP2005243850A (ja) 2004-02-25 2005-09-08 Victor Co Of Japan Ltd 多層プリント配線基板及びその製造方法
US7027289B2 (en) * 2004-03-25 2006-04-11 Intel Corporation Extended thin film capacitor (TFC)
JP2005293806A (ja) 2004-04-05 2005-10-20 Victor Co Of Japan Ltd ディスク装置のトレイカバー
CN100367491C (zh) * 2004-05-28 2008-02-06 日本特殊陶业株式会社 中间基板
JP2006049762A (ja) 2004-08-09 2006-02-16 Nec Corp 部品内蔵基板及び部品内蔵基板の製造方法
JP4636492B2 (ja) 2004-09-22 2011-02-23 サミー株式会社 スロットマシン
JP4339781B2 (ja) 2004-12-09 2009-10-07 日本特殊陶業株式会社 配線基板
JP4624775B2 (ja) * 2004-12-27 2011-02-02 富士通セミコンダクター株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118365A (ja) * 1999-09-02 2002-04-19 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法

Also Published As

Publication number Publication date
EP1729552A2 (en) 2006-12-06
US7696442B2 (en) 2010-04-13
US20060272853A1 (en) 2006-12-07
EP1729552A3 (en) 2009-01-07
TW200731893A (en) 2007-08-16
US20100139090A1 (en) 2010-06-10
US8863378B2 (en) 2014-10-21

Similar Documents

Publication Publication Date Title
TWI396481B (zh) 配線基板及其製造方法
US8546700B2 (en) Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment
US8177577B2 (en) Printed wiring board having a substrate with higher conductor density inserted into a recess of another substrate with lower conductor density
JP5524715B2 (ja) セラミックコンデンサ、配線基板
JP4880277B2 (ja) 配線基板の製造方法
EP0526133B1 (en) Polyimide multilayer wiring substrate and method for manufacturing the same
JP4726546B2 (ja) 配線基板の製造方法
KR102032171B1 (ko) 전자 부품 내장 기판 및 그 제조 방법
WO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
KR20060069231A (ko) 다단구성의 반도체모듈 및 그 제조방법
JP2005310946A (ja) 半導体装置
JP4201436B2 (ja) 多層配線基板の製造方法
JP4040389B2 (ja) 半導体装置の製造方法
JP4497548B2 (ja) 配線基板
JP4183708B2 (ja) 部品内蔵基板の製造方法
JP4714510B2 (ja) 配線基板の製造方法
JP2007317955A (ja) 部品内蔵回路モジュール基板
JP5436177B2 (ja) 配線基板内蔵用部品及びその製造方法、並びに配線基板
WO2013061500A1 (ja) フレキシブル配線基板およびその製造方法
JP4668940B2 (ja) 配線基板、埋め込み用セラミックチップ
KR100601476B1 (ko) 메탈코어를 이용한 패키지 기판 및 그 제조방법
JP5283492B2 (ja) 配線基板
TWI293236B (en) Method for manufacturing a substrate embedded with an electronic component and device from the same
KR101551177B1 (ko) 재배선층을 구비한 부품내장형 인쇄회로기판 및 이의 제조방법
TW202339570A (zh) 多層基板、多層基板的製造方法及電子機器

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees